伪随机序列发生器设计

上海理工大学wsb92916实验七伪随机序列发生器设计一、实验目的1．掌握伪随机序列（m序列）发生器的基本原理和设计方法；2．深入理解VHDL中signal和variable的不同及其应用；二、设计描述及方法1．伪随机序列概述在扩展频谱通信系统中，伪随机序列起着十分关键的作用。在直接序列扩频系统得发射端，伪随机序列将信息序列的频谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。m序列又称为最长线形反馈移位寄存器序列，该序列具有很好的相关性能。m序列发生器的基本结构为：其中（Cr，Cr-1，…，C0）为反馈系数，也是特征多项式系数。这些系数的取值为“1”或“0”，“1”表示该反馈支路连通，“0”表示该反馈支路断开。下图为实际m序列发生器的电路图：图中利用D触发器级联的方式完成移位寄存器的功能。在系统清零后，D触发器输出状态均为低电平，为了避免m序列发生器输出全“0”信号，图中在“模二加”运算后添加了一个“非门”。从图中A、B、C、D四个节点均可得到同一m序列，只是序列的初始相位不同。特征多项式系数决定了一个m序列的特征多项式，同时也决定了一个m序列。下表给出了部分m序列的反馈系数（表中的反馈系数采用八进制表示）上海理工大学wsb929172．电路设计基本方法本实验要设计一个寄存器级数为5的m序列发生器，从m序列发生器反馈系数表可知，有三个反馈系数可选，即可以产生三种不同的m序列；在以下设计的接口描述中choice（1downto0）为m序列选择输入信号，clk为时钟输入信号，reset为复位信号，psout为m序列输出信号。三、程序代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitympsisport(clk,reset:instd_logic;choice:instd_logic_vector(1downto0);psout:outstd_logic);endmps;architecturebehaveofmpsissignala:std_logic_vector(4downto0);signalk:std_logic;beginprocess(clk,reset,choice,a)clkresetmps.vhdchoice(1downto0)psout上海理工大学wsb92918begincasechoiceiswhen00=k=not(a(3)xora(2));when01=k=not(a(4)xora(3)xora(2)xora(0));when10=k=not(a(4)xora(2)xora(1)xora(0));whenothers=k='X';endcase;ifclk'eventandclk='1'thena(0)=k;foriin1to4loopa(i)=a(i-1);endloop;endif;if(reset='1')thena=00000;endif;endprocess;psout=a(4);endbehave;四、功能仿真上海理工大学wsb92919五、RTL级电路