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EDA期末试卷一、填空题1．一般把EDA技术的发展分为MOS时代、CMOS代和ASIC三个阶段。2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA和CPLD芯片中，完成硬件设计和验证。8．MAX+PLUS的文本文件类型是（后缀名）.VHD。9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。二、选择题：。11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）A.仿真器B.综合器C.适配器D.下载器12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。A.CreatedefaultsymbolB.SimulatorC.CompilerD.TimingAnalyzer13．VHDL常用的库是（A）A.IEEEB.STDC.WORKD.PACKAGE14．下面既是并行语句又是串行语句的是（C）A.变量赋值B.信号赋值C.PROCESS语句D.WHEN…ELSE语句15．在VHDL中，用语句（D）表示clock的下降沿。A.clock’EVENTB.clock’EVENTANDclock=’1’C.clock=’0’D.clock’EVENTANDclock=’0’16．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。DA.瘦IPB.固IPC.胖IPD.都不是17．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。18大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。19进程中的信号赋值语句，其信号更新是___C____。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。20．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。21．不完整的IF语句，其综合结果可实现________。AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路22．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥23下列标识符中，__________是不合法的标识符。BA.State0B.9moonC.Not_Ack_0D.signall24关于VHDL中的数字，请找出以下数字中最大的一个：__________。AA.2#1111_1110#B.8#276#C.10#170#D.16#E#E125．下列EDA软件中，哪一个不具有逻辑综合功能：________。BA.Max+PlusIIB.ModelSimC.QuartusIID.Synplify三、EDA名词解释，写出下列缩写的中文（或者英文）含义：16．EDA:电子设计自动化17．VHDL和FPGA:超高速硬件描述语言现场可编程门阵列18．元件例化1.LPM参数可定制宏模块库2.RTL寄存器传输级3.UART串口（通用异步收发器）4.ISP在系统编程5.IEEE电子电气工程师协会6.ASIC专用集成电路7.LAB逻辑阵列块四、VHDL程序填空：（10分）LIBRARYIEEE;--8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOFPULSEISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK’EVENTANDCLK=‘1’THENIFCNT8=11111111THENCNT8:=D;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL='1';--同时使溢出标志信号FULL输出为高电平ELSECNT8:=CNT8+1;--否则继续作加1计数FULL='0';--且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2=NOTCNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2='1'THENFOUT='1';ELSEFOUT='0';ENDIF;ENDIF;ENDPROCESSP_DIV;END;五、VHDL程序改错：01LIBRARYIEEE;02USEIEEE.STD_LOGIC_1164.ALL;03USEIEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITYLED7CNTIS05PORT(CLR:INSTD_LOGIC;06CLK:INSTD_LOGIC;07LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));08ENDLED7CNT;09ARCHITECTUREoneOFLED7CNTIS10SIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);11BEGIN12CNT:PROCESS(CLR,CLK)13BEGIN14IFCLR='1'THEN15TMP=0;16ELSEIFCLK'EVENTANDCLK='1'THEN17TMP=TMP+1;18ENDIF;19ENDPROCESS;20OUTLED:PROCESS(TMP)21BEGIN22CASETMPIS23WHEN0000=LED7S=0111111;24WHEN0001=LED7S=0000110;25WHEN0010=LED7S=1011011;26WHEN0011=LED7S=1001111;27WHEN0100=LED7S=1100110;28WHEN0101=LED7S=1101101;29WHEN0110=LED7S=1111101;30WHEN0111=LED7S=0000111;31WHEN1000=LED7S=1111111;32WHEN1001=LED7S=1101111;33WHENOTHERS=LED7S=(OTHERS='0');34ENDCASE;35ENDPROCESS;36ENDone;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII10.2上编译时报出的第一条错误为：Error:Line15:File***/led7cnt.vhd:Typeerror:typeinwaveformelementmustbe“std_logic_vector”第15行，错误：整数0不能直接赋值给TMP矢量改正：TMP=(OTHERS=‘0’);第16行，错误：ELSEIF缺少一条对应的ENDIF语句改正：将ELSEIF改为关键字ELSIF四、分析题:分析下面的VHDL的源程序，说明设计电路的功能。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytest1isport(clk:instd_logic;j,k:instd_logic;q,qn:outstd_logic);endtest1;architectureoneoftest1issignalq_temp:std_logic:='0';signaljk:std_logic_vector(1downto0);beginjk=j&k;process(j,k,clk)beginifclk'eventandclk='0'thencasejkiswhen00=q_temp=q_temp;when01=q_temp='0';when10=q_temp='1';when11=q_temp=notq_temp;whenothers=q_temp='X';endcase;endif;q=q_temp;qn=notq_temp;endprocess;endone;20分析下图，说明功能并用VHDL实现此电路的功能21．试用VHDL编写4-2线优先编码器五、设计题:22．用74ls161设计一个十进制计数器23用VHDL设计1位全减器sub_1,要求列出真值表，写出表达式，画出原理图。24．编写8位左移移位寄存器的VHDL源程序。设电路的并行数据输入端为D[7..0],并行数据输出端为Q[7..0],串行数据输入端为DSL,时钟输入端为CLK。LDN是预置控制输入端，当LDN=0时，Q[7..0]=D[7..0]。CLRN是复位控制端，当CLRN=0时，移位寄存器被复位。