TMS320C55x的硬件结构

TMS320C55xDSP原理及应用1知识要点●TMS320C55xDSP的基本结构●TMS320VC5509A的主要特性●TMS320C55x存储空间结构第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用22.1TMS320C55xDSP的基本结构2.2TMS320VC5509A的主要特性2.3TMS320C55x存储空间结构第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用32.1TMS320C55xDSP的基本结构TMS320C55x在C54x的基础上发展起来的新一代低功耗、高性能数字信号处理器。1）软件具有C54兼容模式。2）工作时钟大大超过了C54x系列处理器，3）CPU内部通过增加功能单元增强了DSP的运算能力，具有更高的性能和更低的功耗。在无线通信、便携式个人数字系统及高效率的多通道数字压缩语音电话系统中得到广泛应用。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用4C55x与C54x相比，C55x在硬件方面做了许多扩展，具体如表2-1所示。表2-1C55x与C54x的比较1（40位）内容C54xC55x乘法累加器（MAC）12累加器（ACC）24读总线23写总线12地址总线46指令字长16位8/16/24/32/40/48位数据字长16位16位算术逻辑单元（ALU）1（40位）1（16位）1（40位）辅助寄存器字长2字节（16位）3字节（24位）辅助寄存器88存储空间独立的程序/数据空间统一的程序/数据空间数据寄存器04第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用5C55x的一系列特征使它具有处理效率高、低功耗和使用方便的等优点。第2章TMS320C55x的硬件结构表2-2C55x的特征及优点特征优点一个32位16指令缓冲队列缓冲变长指令并完成有效的块重复操作两个17位17位的乘法累加器在一个单周期执行双乘法累加操作一个40位算术逻辑单元（ALU）实现高精度算术和逻辑操作一个40位桶形移位寄存器能够将一个40位的计算结果最高向左移31位或向右移32位一个16位算术逻辑单元（ALU）对主ALU并行完成简单的算术操作4个40位的累加器保留计算结果，减少对存储单元的访问12条独立总线，其中包括3条读数据总线2条写数据总线5条数据地址总线1条读程序总线1条程序地址总线为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并行机制的优点用户可配置IDLE域改进了低功耗电源管理的灵活性TMS320C55xDSP原理及应用62.2.2VC5509A的引脚功能TMS320VC5509APGE采用塑料四方扁平封装形式（LQFP），共有144个引脚，分为并行总线引脚、中断和复位引脚、位输入/输出信号引脚、I2C引脚、多通道缓冲串口信号引脚、USB引脚、A/D引脚、测试引脚和电源引脚等第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用71．并行总线引脚并行总线A13～A0直接与外部引脚相连，这14个引脚可以完成以下三个功能：HPI地址总线（HPI.HA[13:0]）、EMIF地址总线（EMIF.A[13:0]）或通用输入/输出（GPIO.A[13:0]）。这三个功能可以通过外部总线选择寄存器（EBSR）中的并行端口模式字段来设置，这些引脚的初始状态由GPIO0引脚决定。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用8上电复位时，GPIO0管脚=1，A[13：0]，D[15：0]和C[14：0]被设置成外部扩展总线。同时，EBSR[1：0]的值设置为01。TMS320C55xDSP原理及应用9如果GP1O0在上电复位时接低电平，A[13:0]，D[15:0]和C[14：0]的功能被设置成主机口[HPI]，同时EBSR被设置成11。通过GPIO引脚实现的设置仅在复位时有效，它同时影响EBSR[1：0]的内容。TMS320C55xDSP原理及应用10上电复位后EBSR[1：0]仅可能出现01和11两种取值，00和10在复位时不会出现。TMS320C55xDSP原理及应用11软件配置：当复位结束后，用户还可以通过EBSR[1：0]来改变A[13：0]，D[15：0]和C[14：0]的功能。这种改变不受GPIO的影响，直到整个系统重新上电或重新复位。TMS320C55xDSP原理及应用12EBSR[1：0]两个寄存器可以实现四种工作模式，其中00和10两种模式在复位时不会出现，必须由软件设置才能得到，而01和11两种模式与GPIO引脚的配置相同。通常如果不考虑00和10两种模式，只需要配置GPIO通常引脚即可，软件可以不去处理EBSR[1:0]的内容。TMS320C55xDSP原理及应用13并行双向数据总线D15～D0(注意书上写错了)完成两个功能：1EMIF数据总线（EMIF.D[15:0]）2或HPI数据总线HPI.HD[15:0]同样，这两个功能可以通过外部总线选择寄存器EBSR中的并行端口模式位域来设置，这些引脚的初始状态由GPIO0引脚决定。TMS320C55xDSP原理及应用14TMS320C55xDSP原理及应用15TMS320C55xDSP原理及应用162．中断引脚和复位引脚中断引脚INT[4:0]:低电平有效的外部中断输入，由中断使能寄存器（IER）和中断模式位来屏蔽和区分优先次序。引脚低电平有效，当该信号有效时，DSP将终止任务的执行并使程序指针指向FF8000h，当变为高电平时，DSP从程序存储器FF8000h的位置开始执行。中断向量的高16位由IVPD（DSP中断向量指针）或IVPH（主机中断向量指针）决定第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用17TMS320C55xDSP原理及应用18TMS320C55xDSP原理及应用193．位输入/输出信号引脚GPIO[7:6,4:0]共7个输入/输出线，可单独配置成输入或输出，作输出时又可单独被设置或清除。DSP复位时，这7个引脚被配置为输入线；复位后，会采集GPIO[3:0]的电平来确定DSP的引导模式XF引脚作为外部标志，由BSETXF指令设置为高电平，有三种方式来设置XF为低电平：通过BCLRXF指令来设置、在多处理器协同工作时给其他处理器发信号而载入ST1.XF，或当XF作为通用输出引脚时。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用204．时钟信号引脚CLKOUT是DSP时钟输出信号引脚。其周期为CPU的机器周期。当为低电平时，该引脚呈高阻状态。X2/CLKIN是晶振连接到内部振荡器的输入引脚，若使用外部时钟时，该引脚作为外部时钟的输入引脚。X1是内部振荡器连接到外部晶振的输出引脚，如果不使用内部时钟，该引脚悬空。TIN/TOUT0是定时器0输入/输出引脚。作为输出引脚时，当片内定时器减到0时，该引脚发出一个脉冲或变化的状态。作为输入引脚时，该引脚为内部定时器模块系统时钟源。复位后，该引脚是输入状态。RTCINX1是实时时钟振荡器的输入引脚。RTCINX2是实时时钟振荡器的输出引脚。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用215．I2C引脚SDA是I2C（双向）数据线。复位后，该引脚呈高阻状态。SCL是I2C（双向）时钟引脚。复位后，该引脚呈高阻状态。第2章TMS320C55x的硬件结构6．McBSP信号引脚TMS320C55xDSP提供了高速多通道缓冲串口（Multi-channelBufferedSerialPorts，McBSP），DSP可以通过McBSP与其他DSP、编码器等器件相连。TMS320C55xDSP原理及应用227．USB引脚在TMS320C55xDSP产品中，TMS320VC5507、TMS320VC5509和TMS320VC5509A提供了USB模块。DP引脚是差分（正）接收/发送引脚。DN引脚是差分（负）接收/发送引脚。PU引脚是上拉引脚，用于上拉检测电阻。第2章TMS320C55x的硬件结构8．A/D引脚VC5509A提供了一个10位的A/D转换器。AIN0和AIN1分别是模拟输入通道0和模拟输入通道1。TMS320C55xDSP原理及应用239．测试引脚具有符合IEEE1149.1标准的测试/仿真接口：TCK引脚--测试时钟输入引脚。占空比为50%的方波信号。上升沿TMS和TDI在测试访问端口（TestAccessPort，TAP）的变化记录到TAP控制器、指令寄存器或选定的测试数据寄存器中。TAP输出信号TDO在TCK的下降沿发生变化TDI引脚--测试数据输入引脚，TCK的上升沿将TDI记录到选定的指令或数据寄存器中。TDO引脚--测试数据输出引脚，在TCK的下降沿将选定的指令或数据寄存器的内容从TDO输出。TMS引脚--测试方式选择引脚，在TCK的上升沿将串行控制输入信号记录到TAP控制器中。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用24TRST---测试复位引脚，为高电平时，DSP芯片由IEEE标准1149.1扫描系统控制工作；引脚悬空或为低，则芯片正常工作。EMU0----仿真器中断0引脚。为低时，为了保证的有效性，EMU0必须为高电平。当为高电平时，EMU0是仿真系统的中断信号，并由IEEE标准1149.1扫描系统来定义是输入还是输出。EMU1/OFF--仿真器中断1引脚/关断所有输出引脚。当TRST为高时，EMU1/是仿真系统的中断信号。当为低电平时，EMU1/OFF被设置为OFF的有效性，将所有的输出设置为高阻状态。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用25第2章TMS320C55x的硬件结构10．电源引脚CVDD是数字电源，对于时钟为108MHz、144MHz和200MHz的DSP对应的CVDD分别为+1.2V、+1.35V和+1.6V，为CPU内核提供专用电源。DVDD是数字电源，+3.3V，为I/O引脚提供专用电源。USBVDD是数字电源，+3.3V，为USB模块的I/O引脚提供专用电源。TMS320C55xDSP原理及应用26RDVDD是数字电源，对于时钟为108MHz、144MHz和200MHz的DSP对应的RDVDD分别为+1.2V、+1.35V和+1.6V，为RTC模块的I/O引脚提供专用电源。TMS320C55xDSP原理及应用27RCVDD是数字电源，对于时钟为108MHz、144MHz和200MHz的DSP对应的RCVDD分别为+1.2V、+1.35V和+1.6V，为RTC模块提供专用电源。AVDD是模拟电源，+3.3V，为10位的A/D提供专用电源。ADVDD，+3.3V，为10位A/D数字部分提供专用电源。第2章TMS320C55x的硬件结构TMS320C55xDSP原理及应用28USBPLLVDD是数字电源，对于时钟为108MHz、144MHz和200MHz的DSP对应的USBPLLVDD分别为+1.2V、+1.35V和+1.6V，为USB的PLL提供专用电源。VSS是数字地，为I/O和内核引脚接地。AVSS是模拟地，为10位A/D接地。ADVSS为10位A/D的数字部分接地。USBPLLVSS是数字地，为USB的PLL接地。TMS320C55xDSP原理及应用292.1.1C55x的CPU体系结构①在通用计算机（PC机）上用软件（如Fortran、C语言）实现，但速度慢，不适合实时数字信号处理，只用于算法的模拟；②在通用计算机系统中加入专用的加速处理机实现，用以增强运算能力和提高运算速度。不适合于嵌入式应用，专用性强，应用受到限制；第2章TMS320C55x的硬件结构根据功能的不同CPU分为4个单元指令缓冲单元（I）程序流程单元（P）地址流程单元（A）数据计算单元（D）TMS320C55xDSP原理及应用30第2章TMS32