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1时序逻辑电路习题班级姓名学号一、单选题1．时序逻辑电路在结构上（）A．必须有组合逻辑电路B．必须有存储电路C．必有存储电路和组合逻辑电路D．以上均正确2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（）A．没有触发器B．没有统一的时钟脉冲控制C．没有稳定状态D．输出只与内部状态有关3．图示各逻辑电路中，为一位二进制计数器的是（）4．从0开始计数的N进制增量计数器，最后一个计数状态为（）A．NB．N+1C．N-1D．2N5．由n个触发器构成的计数器，最多计数个数为（）A．n个B．2n个C．n2个D．2n个6．若构成一个十二进制计数器，所用触发器至少（）。A．12个B．3个C．4个D．6个7．4个触发器构成的8421BCD码计数器，其无关状态的个数为（）A．6个B．8个C．10个D．不定CPC11DQQCPC11DQQCPC11DQQCPC11DQQ1KC11JCPQQ_1KC11JCPQQ_1_1KC11JCPQQ1_1KC11JCPQQAABACADAA28．异步计数器如图示，若触发器当前状态Q3Q2Q1为110，则在时钟作用下，计数器的下一状态为（）A．101B．111C．010D．0009．下列器件中，具有串行—并行数据转换功能的是（）A．译码器B．数据比较器C．移位寄存器D．计数器10．异步计数器如图示，若触发器当前状态Q3Q2Q1为011，则在时钟作用下，计数器的下一状态为（）A．100B．110C．010D．00011．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（）A．0000B．1111C．0001D．011012．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（）A．16B．8C．10D．12二、填空题1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与有关。2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的电路，其二是内部存在通路。3．时序逻辑电路的“现态”反映的是时刻电路状态变化的结果，而“次态”则反映的是时刻电路状态变化的结果。Q21DC11DC11DC1_Q1_Q2_Q3Q3Q1CPQ21DC11DC11DC11DC1_Q1_Q1_Q2_Q2_Q3_Q3Q3Q1CPC11J1KSDRD__C11J1KSDRD__C11J1KSDRD__1CPRD__Q3_Q2_Q1Q3Q2Q1C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__1CPRD_RD__Q3_Q3_Q2_Q2_Q1_Q1Q3Q2Q1EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS161111CP__1EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS1611111CP__1EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&&34．时序逻辑电路按其不同的状态改变方式，可分为时序逻辑电路和序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。5．时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为型时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为型时序逻辑电路。6．根据触发器时钟脉冲作用方式的不同，计数器有计数器和计数器之分。前者所有触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。7．根据计数过程中，数字增、减规律的不同，计数器可分为计数器、计数器和可逆计数器三种类型。8．计数器工作时，对出现的个数进行计数。9．构成一个2n进制计数器，共需要个触发器。10．8位移位寄存器，串行输入时需经过CP脉冲作用后，8位数码才能全部移入寄存器中。三、简答题1、同步计数器中异步置0和同步置0的区别是什么？2、组合逻辑电路与时序逻辑电路的区别是什么？3、时序逻辑电路在逻辑功能和电路结构上有什么特点？