沟槽栅低压功率MOSFET的发展（上）摘要Abstrac

1沟槽栅低压功率MOSFET的发展（上）――减小漏源通态电阻Rds（on）吴晓鹏，张娜北京工业大学功率器件及功率集成电路研究室摘要近些年来，采用各种不同的沟槽栅结构使低压MOSFET功率开关的性能迅速提高。本文对该方面的新发展进行了论述。本文上篇着重于降低通态电阻Rds（on）方面的技术发展，下篇着重于降低优值FOM方面的技术发展。关键词：MOSFET，通态电阻，FOMTheDevelopmentofLow-voltageTrenchGatePowerMOSFETs（PartI）--Reducingdrain-sourceon-resistanceRds（on）XiaoPengWU,NaZHANGLabofPowerSemiconductorDevicesandICs,BeiJingUniversityofTechnologyAbstractRecently,theperformanceoflow-voltagepowerswitchingMOSFETusingtrenchtechnologyhasimprovedrapidly.Thisarticlediscussesthenewdevelopmentsofthesedevices.Thepart-Ifocusesonthetechnologydevelopmentsreducingon-resistance.Thepart-IIwilltreatwithdecreasingFigureofMerit.Keywords:MOSFET,on-resistance,FOM2图1.功率半导体器件的应用[1]回顾功率半导体器件的发展，大致可分为三个阶段。第一阶段是六十到七十年代，各种类型的晶闸管、功率二极管和大功率达林顿晶体管有很大的发展，所以可称为是双极型时代。在这一阶段器件主要是应用在高压低频条件下，额定功率比较大，服务对象以工业应用为主，包括电力系统，机车牵引等。第二阶段是八十到九十年代，功率器件运用的范围逐渐广泛，如图1，随着功率电子电路对工作开关频率的要求越来越高，器件需要在较高的频率下工作，传统功率晶体管由于开关速度较低，已经不能满足发展的要求。功率MOSFET（powermetaloxidesemiconductorfield-effecttransistor）的出现给功率器件的发展注入了新的活力。功率MOSFET以其开关速度快、频率性能好、输入阻抗高、驱动功率小、温度特性好、无二次击穿问题等优点，在高频应用的范围内代替了功率双极晶体管（powerBJT），将电力电子带入了一个新的阶段。二十一世纪前后，功率半导体器件的发展又进入了第三阶段，即电力电子技术逐步和集成电路融合的阶段。功率MOSFET器件的生产工艺、封装技术都与微电子技术和集成电路的发展保持一致：制造工艺使用集成电路的硅平面工艺；加工精度由几微米迅速向亚微米甚至深亚微米；并开始采用集成电路先进的封装技术等。这使器件性能得到了很大程度上的提高。纵观功率MOSFET的发展过程，它一直在向两个方向发展：1）高压和超高压方向。希望器件能有较高的耐压，但仍有较低的通态电阻或通态压降。由于这种类型的器件通常有较厚的低掺杂外延层以承受高耐压，所以外延层漂移电阻在通态电阻中占有决定性的地位（见表1）。这类器件昀为典型的就是超级结MOSFET，也称为CoolMOS。这方面另有专文叙述。2）低压和超低压方向。对器件承受耐压能力要求相对不高，但是要求器件有极低的通态电阻和较高的开关速度，这是目前MOSFET发展更为主导的方向。这类器件由于耐压要求不是很高，所以外延层可以做的较薄或者掺杂浓度可以较高，因此漂移区电阻所占比例减小，而沟道电阻对通态电阻产生的影响明显增大（见表1）。为实现器件极低的通态电阻，要求每个MOSFET由更多更小的原胞组成，这就要求其工艺精度必须向亚微米甚至深亚微米方向发展。此类器件昀典型的应用就是在4C产业中，即Communication，Computer，Consumer，Car（通信，电脑，消费电器，汽车）。近些年来，随着4C产业的蓬勃发展，激烈的市场竞争要求产品向高性能和超小型化发展，这对用于其中的微处理器提出了严格的要求。新一代微处理器的工作频率已经由MHz级转向GHz级，工作电压降到1.3V左右，工作电流高达20A。对于为其供电的降压型电源电路来说，需要其具有更高的效率，而且电路上每部分的功耗都尽可能的小。以为昀新型微处理器Rds（on）VDS≈30VVDS≈600VRS≈7%RS≈0.5%RN+≈6%RN+≈0.5%RCH≈28%RCH≈1.5%RJ≈23%RJ≈0.5%RD≈29%RD≈96.5%Rsub≈7%Rsub≈0.5%RS=packing表1.高、低压运用下通态电阻各因素所占比例[2]3图2.为微处理器供电的单相同步降压型Buck电路供电的单相同步降压型变换器为例（见图2），其典型输入电压为7.5V到21V，输出电压约为1.3V，电路中控制和整流用的功率器件普遍采用30V的MOSFET。电路中Q1为高侧MOSFET，也称为控制管（ControlFET），其通/断时间比决定降压量。由于高侧MOSFET只是在很少的时间内导通，所以其开关损耗远大于传导损耗。这样，降低器件开关损耗比降低通态电阻更为重要。在开关过程中，MOSFET需要承受一定的电压和传输电流，这个电压和电流的乘积决定了MOSFET的峰值功率损耗，因此开关时间越短功率损耗越小，所以要求Q1必须有较高的开关速度。在选择高侧MOSFET时，应选择具有较低栅极电荷和栅－漏电容的器件，这两个指标比低通态电阻更为重要。电路中Q2为低侧MOSFET，也称为同步整流管（SyncFET），它在Q1关断期间为电感续流。由于转换器要求低侧MOSFET在大部分时间导通，所以其传导损耗远高于开关损耗。因此要求低侧MOSFET必须拥有极低的通态电阻，以减小导通状态下的静态功耗。对于高侧和低侧功率MOSFET来说，有两个参数极为重要。一个是漏源通态比电阻（specificon-resistance）Rds（on），另一个是单位面积栅极电荷Qg。减小Rds（on）有利于减小器件的通态功耗，降低Qg有利于减小器件的动态功耗。但是，现在很难对两个参数同时进行大幅度的优化，这是因为以现有的工艺，优化其中的任何一个参数必将对另一个参数带来一定不利的影响。为了准确比较和评价功率器件的性能，现在公认使用优值FOM（FigureofMerit，FOM=Rds（on）×Qg）这一参数作为衡量器件性能的指标。由于漏源通态比电阻与单位面积电荷的乘积消除了芯片面积，所以优值FOM与芯片面积无关，因而适于对不同电流规格MOSFET的性能先进性进行统一比较。目前功率MOSFET的发展方向就是努力改善器件的优值，形成漏源通态比电阻和单位面积栅极电荷的良好折衷。虽然高侧和低侧功率MOSFET均要求有较低的FOM，但是它们对于器件参数的要求是有所偏重的。高侧功率MOSFET由于需要有较高的开关速度所以着重要求单位面积栅极电荷Qg较低。而低侧功率MOSFET由于需要减小静态功耗所以着重要求器件漏源通态比电阻Rds（on）较低。近些年国际上众多公司和学者都在针对进一步减小Qg和Rds（on）进行研究，有大量相关的专利和论文。本篇主要针对用于低侧的超低压MOSFET对国际上用以改善Rds（on）的新工艺和新方法做一简要的阐述。器件漏源通态比电阻Rds（on）是器件单位面积开态时漏源之间的总电阻，它是决定器件昀大额定电流和功率损耗的重要参数。早期用于低压的MOSFET大都是使用平面工艺，但是由于平面工艺MOSFET其本身条件的限制（主要是体内JFET器件的限制），单个原胞的面积并不能减的很小，这样就使增加原胞密度变得很困难，限制了平面工艺MOSFET向进一步减小Rds（on）的方向发展。在这种情况下，为了进一步增加原胞密度，提高单位面积芯片内的沟道总宽度，现在普遍采用挖槽工艺制作MOSFET，通常称之为沟槽MOSFET。对于传统沟槽MOSFET来说，理想情况下，Rds（on）由五部分组成，如图3所示。Rds（on）＝RN++RCH+RA+RD+RS（1）RN+――源区N＋扩散区电阻。由于N＋区掺杂浓度很高，所以电阻很小。因此这一部分电阻相对于组成Rds（on）的其它电阻而言是可以忽略的。RCH――沟道电阻，即栅极下沟道电阻。对于低压MOSFET，RCH是组成Rds（on）昀重要的参数。沟道宽长比、栅氧厚度和栅极电压的变化都能够影响RCH的变化。4图4.多次注入产生的方形沟道掺杂分布[3]图3.传统沟槽MOSFET结构及内部电阻示意图RN+N+RCHPN-N+RARDRSGateDrainSourceSourceRA――当外加栅压时，N-外延层中的电荷在栅极下表面产生积累，在沟道和JFET区之间形成一条电流通路。这一积累层的电阻就是RA。RA受积累层电荷和表面载流子迁移率的影响。RD――漂移区电阻，主要是外延层中的电阻。外延层是在衬底的硅片上生长的一层高阻层，用来承受高压。在外界电压的作用下，载流子在这些区域中是作漂移运动，所以相应产生的电阻称作漂移区电阻。对于高压MOSFET，漂移层电阻是决定通态电阻昀为重要的因素。RS――衬底电阻。对于高压MOSFET，RS可以忽略。但是对于低压MOSFET，特别是击穿电压小于50V的器件，RS会对Rds（on）产生较大的影响。由图3可以看出，传统沟槽MOSFET与平面MOSFET相比减少了JFET电阻，而且由于沟槽结构的沟道变为纵向，其占有面积要比横向沟道小，所以其原胞密度可以进一步得到提高。由（1）式看出，对于超低压MOSFET，减小Rds（on）可以通过减小其各组成因素实现，即减小沟道电阻RCH、积累层电阻RA、漂移区电阻RD和衬底电阻RS。另外，减小源区接触电阻也能够对减小Rds（on）作出一定的贡献。要减小上述电阻，一种直观的方法是增加导电通路各区的掺杂浓度。但是单纯的增加掺杂浓度会很大程度上降低器件的击穿电压。我们知道，改善器件的通态电阻受到材料和击穿电压的限制，这是由于“硅极限”的存在和要维持一定的击穿电压要求有一个相对厚的、低掺杂的外延层。通态电阻正比于击穿电压的2.4到2.6次方，即通态电阻随着击穿电压的提高呈指数倍的升高，也可以理解为通态电阻的减小也是以击穿电压的减小为代价的。所以，在优化器件通态电阻的同时，还应兼顾满足器件的耐压条件，也就是在通态电阻和器件耐压之间寻找一个昀好的折衷（trade-off）。一、减小沟道电阻RCH按照我们前面分析的，对于超低压MOSFET，由于漂移区电阻RD相对所占比例较小，所以在漏源通态电阻各组成因素中沟道电阻RCH起主要决定作用。因此很多优化漏源通态电阻的方法是通过改善沟道电阻来实现的。减小器件沟道电阻可以从以下方面考虑：（i）改善p型体区的深度和掺杂分布；（ii）减小原胞尺寸；（iii）使用表面积累模式MOSFET。(i)改善p型体区的深度和掺杂分布减小p型体区深度可以使沟道长度缩短，从而达到减小沟道电阻的目的。但是沟道缩短带来的短沟道效应可能会对栅源间的耐压产生一定的影响。另外，对于传统的沟槽MOSFET，采用单次离子注入形成p型体区（p-body）时会形成掺杂浓度5图5.使用spacer和I线光刻产生的窄沟槽[3]图6.表面积累模式MOSFET[5]（a）栅极电压为0V（b）栅极电压为-5V的不均匀分布，这样在靠近表面的低浓度区会形成比较大的沟道电阻。一种改进的方法就是采用多次注入代替单次注入，形成近乎均匀的方形掺杂p型体区[3]，如图4所示。实际证明这种方法对改善漏源通态电阻十分有效。对槽深1.5μm，槽宽300nm，p型体区结深0.7μm的条状原胞结构的器件进行测试，显示出在Vgs=10V时，Rds（on）昀低为4mΩ·mm2，已经达到相当低的数值。(ii)减小原胞尺寸减小原胞尺寸能够使单位面积芯片内沟道的数量增大，因而增加了沟道的宽/长比，使电流通路增大，从而达到减小沟道电阻的目