8位全加器-课程设计

硬件技术课程设计课题名称8位全加器的设计与实现组名组员班级1201专业计算机科学与技术指导教师计算机学院2014年12月课题四、8位全加器的设计与实现一、设计任务及要求：1．设计和实现8位全加器，并完成编译、综合、适配、仿真和在GW48-CP++实验平台上，实验测试，即选择电路模式NO.1；键2、键1输入8位加数；键4、键3输入8位被加数；数码管6和数码管5显示加和；D8显示进位COUT。2．请画出时序仿真图3．进行必要的数据测试2014年12月10日二、成绩：设计报告调试答辩合计指导教师签名：2014年月日目录一、设计目的.......................................................................1二、设计内容.......................................................................1三、实验原理图....................................................................1半加器原理图........................................................................11位全加器原理图.................................................................14位全加器原理图.................................................................28位全加器原理图.................................................................2锁引脚图................................................................................3四、设计与说明....................................................................3五、时序仿真.......................................................................4六、实验步骤.......................................................................5七、设计总结.......................................................................8八、参考文献...........................................................................88位全加器的设计与实现一、设计目的1、掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。2、进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。3、掌握8位全加器原理图输入设计的基本方法及过程。二、设计内容一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。而一个1位全加器则可由实验一包装元件入库得到。三、实验原理图半加器原理图：1位全加器原理图：1/84位全加器原理图：8位全加器原理图：2/8锁引脚原理图：四、设计与说明8位全加器可由2个4位的全加器串联组成，因此，先由一个半加器构成一个全加器，再由4个1位全加器构成一个4位全加器并封装成元器件。加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接最高位的输出即为两数之和。最后一个Cout输出进位，D8显示。3/8五、时序仿真1、建立波形文件。为此设计建立一个波形测试文件。选择File项及其New,再选择右侧New窗中的vectorWaveformfile项，打开波形编辑窗。2、输入信号节点。在波形编辑窗的左方双击鼠标，在出现的窗口中选择Nodefinder，在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以利用中间的“=”键将需要观察的信号选到右栏中。3设定仿真时间宽度。选择edit项及其Endtime选项，在Endtime选择窗中选择适当的仿真时间域，本次实验由于是八位的全加器，为避免延迟太大不利于显示，可将EndTime设置为50ms，以便有足够长的观察时间和便于分析的波形仿真波形图。4、波形文件存盘。选择File项及其Saveas选项，按OK键即可。存盘窗中波形文件名是默认的（这里是adder.scf所以直接存盘即可。5、运行仿真器。点击processing中的Startsimulation选项，如图是仿真运算完成后的时序波形。注意，刚进入如图所示的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。仿真波形图：4/8分组后的仿真图：六、实现步骤1.首先为此工程建立一个放置与此工程相关的所有文件的文件夹，认为工作库（WorkLibrary）。本项设计我的文件夹取名为8位全加器。2.选FileNew，在弹的New对话框中选择DeviceDesignFiles页的原理图文件编辑输入项Blockdiagram\SchematicFile，画半加器原理图。3.另存自己的工程，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。编译通过之后，将该半加器封装入库待设计1位全加器的时候调用。5/84.利用封装后的半加器画1位的全加器，并封装成元器件。5.利用封装后的1位全加器，将4个1位全加器串行，画4位的全加器，并封装成元器件。6.将2个4位全加器元器件串行，按照实验原理设计8位全加器。7．运行并调试成功。8.锁引脚，参考课本模式1图（注：灯8表示结果有无进位）。9.连接USB。按START运行。6/89.测试数据如下：A4+92=36有进位D8亮62+58=BA无进位82+94=16有进位D8亮7/8七、设计总结：通过这次8位全加器的设计实验，我们发现自己的动手实践能力还比较弱，所以以后要多动手。我们在设计实验时也遇到了很多麻烦，如选择模式时组员中出现了不同意见以及时序仿真不会做等，不过通过和组员的讨论及向老师请教基本上得以解决，不过时序仿真还不够熟练，需加强。这次设计，使我们能清楚的了解设计程序和设计步骤、设计思路和硬件测试，最终能清晰的建立起整体概念。再者组员之间通过不断地磨合，由一开始的大家手忙脚乱，到后来逐渐适应，按部就班分工合作，工作效率明显提高。所以也为团队合作的精神感到可贵。八、参考文献：[1]潘松,潘明《现代计算机组成原理》科学出版社[2]康华光《电子技术基础—数字部分》高等教育出版社[3]张文希、谢明华《EDA技术实验指导书》[4]王锁平《电子设计自动化（EDA）教程》电子科技大学出版社8/8