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一．填空题（每空1分，共20分）1.计算机的主机是由A.______、B.______、C.______等部件组成。2.计算机软件一般分为A.______和B.______两大类。3.八位二进制补码所能表示的十进制整数范围是A.______至B.______，前者的二进制补码表示为C.______，后者的二进制补码表示为D.______。4.半导体SRAM靠A.______存储信息，半导体DRAM靠B.______存储信息。5.如形式地址为D，则直接寻址方式中，操作数的有效地址为A.______；间接寻址方式中，操作数的有效地址为B.______；相对寻址方式中，指令的有效地址为C.______。6.中央处理器（CPU）的四个主要功能是：A.______、B.______、C.______、D.______。7.衡量总线性能的重要指标是A.______,它定义为总线本身所能达到的最高B.______.二．选择题（每题1分，共20分）1.在下列机器数______中，零的表示形式是唯一的。A．原码B．补码C．反码D．原码和反码2.下列数中最小的数是______。A．（101001）2B．（52）8C．（133）5D．（30）163.在定点二进制运算器中，减法运算一般通过______来实现。A．原码运算的二进制减法器B．补码运算的二进制减法器C．补码运算的十进制加法器D．补码运算的二进制加法器4.若浮点数的阶码和尾数都用补码表示，则判断运算结果是否为规格化数的方法是______。A．阶符与数符相同为规格化数B．阶符与数符相异为规格化数C．数符与尾数小数点后第一位数字相异为规格化数D．数符与尾数小数点后第一位数字相同为规格化数5.假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是______。A．11001011B．11010110C．11000001D．110010016.和外存储器相比，内存储器的特点是______。A．容量大、速度快、成本低B．容量大、速度慢、成本高C．容量小、速度快、成本高D．容量小、速度快、成本低7.闪速存储器被称为______。A．光盘B．硬盘C．固态盘D．软盘8.采用虚拟存储器的目的是______。A．提高主存储器的存取速度B．扩大主存储器的存储空间，并能进行自动管理和调度C．提高外存储器的存取速度D．扩大外存储器的存储空间9.相联存储器是指按______进行寻址的存储器。A．地址指定方式B．堆栈存取方式C．内容指定方式D．地址指定方式与堆栈存取方式结合10.指令系统中采用不同寻址方式的目的主要是______。A.实现存储程序和程序控制B．缩短指令长度、扩大寻址空间、提高编程灵活性C．可以直接访问外存D．提供扩展操作码的可能并降低指令译码难度11.单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常需采用______。A.堆栈寻址方式B.立即寻址方式C.隐含寻址方式D.间接寻址方式12.用于对某个寄存器中操作数的寻址方式称为______寻址。A.直接B.间接C.寄存器直接D.寄存器间接13.中央处理器（CPU）是指______。A．运算器B．控制器C．运算器、控制器和cacheD．运算器、控制器和主存储器14.在CPU中跟踪指令后继地址的寄存器是______。A．主存地址寄存器B．程序计数器C．指令寄存器D．状态条件寄存器15.在集中式总线仲裁中，______方式响应时间最快。A．链式查询B.计数器定时查询C。独立请求D。以上三种相同16.PCI总线的基本传输机制是______。A．串行传输B．并行传输C．DMA式传输D．猝发式传输17.中断向量地址是______。A．子程序入口地址B．中断服务子程序入口地址C．中断服务子程序出口地址D．中断返回地址18.CD-ROM是______型光盘。A．一次B．重写C．只读19.SCSI接口以菊花链形式最多可连接______台设备。A．7台B．8台C．6台D．10台20.CRT的分辨率额为1024×1024，颜色深度为8位，则刷新存储器的存储容量是______。A．2MBB．1MBC．8MBD．1024B三．计算题（每题10分，共20分）1．已知X=+15,Y=-13，输入数据用补码表示，用带求补级的补码阵列乘法器计算X×Y=?并用十进制数乘法验证。2．某总线在一个总线周期中并行传送4B的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？四．简答题（每题5分，共20分）1．DRAM存储器为什么要刷新？2．什么叫指令？什么叫指令系统？3.CPU中有哪些主要寄存器？简述这些寄存器的功能。4.中断处理过程包括哪些操作步骤？五．应用题（每题10分，共20分）1.A、B、C是采用中断方式交换信息的与主机连接的三台设备，它们的中断响应的先后次序为A→B→C→CPU，若使中断处理的次序为B→C→A→CPU，则它们的中断屏蔽码应如何设置？若CPU在运行主程序时，A、B、C三台设备同时发出中断请求，请画出CPU执行程序的轨迹。（屏蔽码中，“0”表示允许中断，“1”表示屏蔽中断）。2.用8K×8位的ROM芯片和8K×8位的RAM芯片组成一个32K×8位的存储器，其中RAM地址占24K（地址为2000H～7FFFH），ROM地址占8K（地址为0000H～1FFFH）。RAM芯片有两个输入端：当CS有效时，该片选中，当W／R=1时，执行读操作；当W／R=0时，执行写操作。ROM芯片只有一个控制输入端——片选CS。要求画出此存储器组成结构图。（包括与CPU的连接）。一．填空题1.A.运算器B.主存储器C.控制器2.A.系统程序B.应用程序3.A.+127B.-128C.01111111D.100000004.A.触发器B.电容5.A.DB.(D)C.(PC)+D6.A.指令控制B.操作控制C.时间控制D.数据加工7.A.总线带宽B.传输速率二．选择题1.B2.C3.D4.C5.D6.C7.C8.B9.C10.B11.C12.C13.C14.B15.C16.D17.B18.C19.B20.B三．计算题1．解：设最高位为符号位，输入数据用补码表示为：[X]补=01111，[Y]补=10011乘积符号位单独运算：X0○+Y0=0○+1=1算前求补器输出：∣X∣=1111∣Y∣=11011111×1101111100001111+111111000011算后求补器输出为00111101，加上乘积符号位1，最后得补码乘积值为[X×Y]补=100111101利用补码与真值的换算公式，补码二进制数的真值是X×Y=-1×28+1×25+1×24+1×23+1×22+1×20=(-195)10十进制数乘法验证：X×Y=15×(-13)=-1952.解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据总线带宽定义，有：Dr=D/F=D×f=4B×33×106/s=132MB/s四．简答题1．解：DRAM存储元是通过栅极电容存储电荷来暂存信息。由于存储的信息电荷终究是有泄漏的，电荷数又不能像SRAM存储元那样由电源经负载管来补充，时间一长，信息就会丢失。为此必须设法由外界按一定规律给栅极充电，按需要补给栅极电容的信息电荷，此过程叫“刷新”。2．解：指令是计算机执行某种操作的命令，也就是常说的机器指令。一台机器中所有机器指令的集合，称这台计算机的指令系统。3．解：CPU有以下寄存器：（1）指令寄存器（IR）：用来保存当前正在执行的一条指令。（2）程序计数器（PC）：用来确定下一条指令的地址。（3）地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。（4）缓冲寄存器（DR）：1作为CPU和内存、外部设备之间信息传送的中转站。2补偿CPU和内存、外围设备之间在操作速度上的差别。3在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（5）通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（6）状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。4．解：中断处理过程如下：(1)设备提出中断请求(2)当一条指令执行结束时CPU响应中断(3)CPU设置“中断屏蔽”标志，不再响应其它中断请求(4)保存程序断点（PC）(5)硬件识别中断源（转移到中断服务子程序入口地址）(6)用软件方法保存CPU现场(7)为设备服务(8)恢复CPU现场(9)“中断屏蔽”标志复位，以便接收其它设备中断请求(10)返回主程序五．应用题010101CPUROM(8K×8位)RAM(8K×8位)1．解：（1）假设中断控制器采用独立请求方式进行仲裁，根据优先次序，B、C、A三台设备与CPU连接示意图如C20.1所示。其中IM为“中断屏蔽”标志，IR为“中断请求”标志。中断处理次序为B→C→A→CPU,应设“中断屏蔽”标志IM2IM1IM0=000，其中设备B优先级最高，设备C优先级次之。三台设备组成三级中断系统。2级1级图C20.10级（2）三台设备同时发生中断请求时CPU执行程序的轨迹如图C20.2所示。设备A中断设备C中断设备B中断服务程序服务程序服务程序主程序图C20.22.解：存储器地址空间分布如图C20.3所示0000ROM芯片容量为8K×8位，只需一片即满足设计要求。该芯片地址线共14位（214=8K），即A13-A0,数据线8位，即D7-D0.1FFFRAM芯片容量为8K×8位，需3片才满足设计要求。该芯片地址线也是A13-A0,数据线8位：D7-D0.存储器总容量为32K，CPU需提供15条地址线A15A14A13……A0，其中A13-A0作为片内地址线，A15A14通过2：4译码器产生4个片信号CS。7FFF图C20.3存储器与CPU的连接图如图C20.4所示：中央仲裁器IM2IR2IR1IM1IM0IR0设备B设备C设备A