verilog-电子钟

第1页简易电子钟设计摘要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用VerilogHDL对多功能电子钟的设计，达到对VerilogHDL的理解，同时对CPLD器件进行简要了解。本文的研究内容包括:对Altera公司Flex10K系列的EPF10K10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用VerilogHDL对多功能电子钟进行设计。关键词：多功能电子钟；硬件描述语言Abstract：Verilogisthemostwidelyusedhardwaredescriptionlanguage.Itcanbeusedtothemodeling,synthesis,andsimulationstagesofthehardwaresystemdesignflow.Withthescaleofhardwaredesigncontinuallyenlarging,describingtheCPLDwithHDLbecomethemainstreamofdesigningASICandotherIC.TocomprehendVerilogHDLandgetsomeknowledgeofCPLDdevice,wedesignablockwithseveralfunctionswithVerilogHDL.Thisthesisisabouttodiscusstheabovethereaspects:IntroducetheEPF10K10ofFlex10KseriesproductedbyAlteraCorporationsimply.thesoftwareMax+plusⅡ,DesigntheblockwithseveralfunctionswithVerilogHDL.Keywords:blockwithseveralfunctions;hardwaredescriptionlanguage第2页目录1引言.....................................................................................................11.1课题的背景、目的........................................................................11.2课题设计环境................................................................................12EPF10K10相关说明及VERILOGHDL简介...............................22.1EPF10K10相关说明.....................................................................22.2VERILOGHDL硬件描述语言简介.................................................33应用VERILOGHDL描述的简易电子钟........................................43.1功能描述........................................................................................43.2简易电子钟变成流程图................................................................53.3源程序.............................................................................................64应用VERILOGHDL描述的简易电子钟功能模块及仿真...........74.1计时模块........................................................................................74.2译码显示模块................................................................................84.3仿真分析及结论..........................................................................105结束语.................................................................................................116致谢.....................................................................................................11多功能电子钟的Verilog设计第1页共32页第1页1引言随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。VHDL是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用VHDL这些优点和先进的EDA工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。1.1课题的背景、目的二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要的。本次课题是计算机组成原理的课程设计，这次课题旨在通过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识，同时也提高动手实践的能力，还有为将来进行更大规模更复杂的开发积累经验。1.2课题设计环境本次课题设计方要用到的开发环境是Altera公司的EDA设计工具软件MAX+plusII。Altera公司的工作与EDA厂家紧密结合，使MAX+plusII软件可以与其它工业标准的设计输入、综合和校验工具相连接。设计者可以使用Altera或标准EDA输入工具进行设计，使用MAX+plusII编译器对Altera器件的设计进行编译，并使用Altera或其它EDA校验工具进行仿真。目前，MAX+plusII支持与Cadence,MentorGraphics,Synopsys,Viewlogic等EDA工具接口。MAX+plusII的编译器支持Altera公司的FLEX系列、MAX系列和Classic可编程逻辑器件，提供了一种真正与结构无关的设计环境。编译器还具有强大的逻多功能电子钟的Verilog设计第2页共32页第2页辑综合与优化功能，使用户不必十分关心设计的细节，可以把精力放在逻辑的实现上。MAX+plusII的设计输入、处理和校验功能都集中在统一的开发环境下，这样可以加快动态调试，缩短开发周期。MAX+plusII软件支持多种硬件描述语言设计输入，包括VHDL,VerilogHDL和Altera自己的硬件描述语言AHDL。MAX+plusII软件提供丰富的库单元供设计调用，其中包括74系列的全部器件和一些基本的逻辑门，多种特殊的逻辑宏功能(Macro-Function)以及新型的参数化的兆功能(Mage-Function).调用库单元进行设计，可以大大减轻工作量。2EPF10K10相关说明及VerilogHdl简介2.1EPF10K10相关说明EPF10K10隶属于Altera公司生产的FLEX10K系列产品，此系列集成度从几万门到几十万门，是业界第一个在PLD中嵌入存储器块的器件。具有许多特点：高密度。10000到250000典型门；功能强大的I/O引脚。每一个引脚都是独立的三态门结构，具有可编程的速率控制；嵌入式阵列块（EAB）。每个EAB提供2K比特位，可用来作存储器使用或者用来实现一般的逻辑功能；逻辑单元采用查找表（LUT）结构；采用快速通道（FastTrack）互连，速度快并可预测延时；具有实现快速加法器和计数器的专用进位链和实现高速、多输入逻辑函数的专用级连链；其中EPF10K10相关电路说明如下：EPF10K10板，内含预定型10K10主体电路和自定义实验区二个部分；预定型10K10主体电路特点如下:采用ALTERA公司10K10PLCC84脚器件；使用有源晶振4MHZ增强线路板抗干扰性能；采用三种不同的配置方式，对ALTERA公司的10K10芯片进行配置：通过EDA软件使用本板提供的JTAG接口下载到10K10器件中对其进行加载配置；通过EDA软件使用本板提供的PSMODE接口下载到10K10器件中对其进行加载配置；为了确保系统板掉电又重新上电后能使10K10正常运行，本系统板提供ALTERA公司EPC1441或EPC1P8二种器件对10K10作上电后自动加载配置。本EDA板提供电源接线端子+5V，GND数字地，+12V或自定义，-12V或自定义，SGND模拟地及电源测试引线口+5V、+12V、-12V，均给出信号信息LED指示灯，本EDA板提供JTAGPSMODE代码下载信号信息LED指示灯。自定义实验区特点如下:本EDA板提供三个试验区，其中数字电路实验区A、B二个，模拟电路实验区C一个；为了提高EDA系统板抗干扰性能，模拟地和数字地采用分开设计，而且增加了实验区电路的可塑性，数字电路实验区配有+5VGND数字地，用户电路实验自由连接点，模拟电路实验区配有+5VSGND模拟地，+12V、-12V用户电路实验，自由连接点，用户实验区电路自由连接点共为1908个点，其中数字电路实验区用户自由连接点为2x49行x12列+6行x8列=1272个点，模拟电路实验区用户自由连接点为49行x12列+6行x8列=636个点，提多功能电子钟的Verilog设计第3页共32页第3页供10K10可用的全部I/O脚引线插座，方便与用户实验区任意连接。实验区连线方式通常使用三种方式：元器件直接焊接方式,一次性使用；实验区可焊接可插接排针孔,以便实验电路任意搭接,增强使用的灵活性,多次性；实验区可选配安装通用实验面包板,无须做b项操作,面包板可安装三块。EDA板上跳线连接说明：JP8：控制EPC1441/EPC1P8+5V电压的提供,JTAGMODEJP,JTAG下载方式支持由本跳线组确定4个全短接,则允许JTAG方式下载；断开则屏蔽JTAG方式下载；PSMODE：JPPS下载方式支持由本跳线组确定5个全短接,则允许PS方式下载；断开,则屏蔽PS方式下载；JP10：MSEL0信号受控脚跳左，则MSEL0为0；跳右则MSEL0为1；JP11：MSEL1信号受控脚跳左，则MSEL1为0；跳右则MSEL1为1；PWR5V：+5V跳线