模拟集成电路设计期末试卷

1《模拟集成电路设计原理》期末考试一．填空题（每空1分，共14分）1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。2、放大应用时，通常使MOS管工作在_饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。4、源跟随器主要应用是起到___电压缓冲器___的作用。5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容Cin为__CF（1－A）__。10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。二．名词解释（每题3分，共15分）1、阱解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。2、亚阈值导电效应解：实际上，VGS=VTH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当VGSVTH时，ID也并非是无限小，而是与VGS呈指数关系，这种效应叫亚阈值导电效应。3、沟道长度调制2解：当栅与漏之间的电压增大时，实际的反型沟道长度逐渐减小，也就是说，L实际上是VDS的函数，这种效应称为沟道长度调制。4、等效跨导Gm解：对于某种具体的电路结构，定义inDVI为电路的等效跨导，来表示输入电压转换成输出电流的能力5、米勒定理解：如果将图（a）的电路转换成图（b）的电路，则Z1=Z/(1-AV)，Z2=Z/(1-AV-1)，其中AV=VY/VX。这种现象可总结为米勒定理。6、N阱:解：CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，若衬底为P型，则PMOS管要做在一个N型的“局部衬底”上，这块与衬底掺杂类型相反的N型“局部衬底”叫做N阱。7、有源电流镜解：像有源器件一样用来处理信号的电流镜结构叫做有源电流镜。8、输出摆幅解:输出电压最大值与最小值之间的差。三．画图题（每题8分，共16分）1、以VDS作为参数画出NMOS晶体管的ID~VGS曲线。要求：（1）画三条曲线，VDS的值分别为VDS1、VDS2、VDS3，其中VDS1VDS2VDS3；有适当的分析推导过程，并标出曲线中关键转折点的坐标。（2）画两条曲线，VDS的值分别为VBS=0、VBS0；标出曲线中关键转折点的坐标。解：（1）0,DTHGSIVV2)(21,THGSoxnDDSTHGSTHVVLWCIVVVV3221)(,DSDSTHGSoxnDDSTHGSVVVVLWCIVVV(2)2、画出差动对的输入输出特性曲线（ΔID~ΔVin）。要求：（1）标出曲线中关键转折点和极限点的坐标；（2）由图分析：通过什么措施可以使差动对的线性度更好。解：其中，，增大ISS或减小W/L，可使电路的线性更好。四．简答（（每题7分，共21分））1、“MOS器件即使没有传输电流也可能导通”，这种说法正确么？为什么？解：正确。当)(2THGSDSVVV时，器件工作在深线性区，此时虽然足够的VGS可以满足器件的导通条件，但是VDS很小，以至于没有传输电流。2、什么是体效应？体效应会对电路产生什么影响？解：理想情况下是假设晶体管的衬底和源是短接的，实际上两者并不一定电位相同，当VB变得更负时，VTH增加，这种效应叫做体效应。体效应会改变晶体管的阈值电压。43、带有源极负反馈的共源极放大电路相对于基本共源极电路有什么优点？解：由带有源极负反馈的共源极放大电路的等效跨导表达式得，若RS1/gm，则Gm≈1/RS，所以漏电流是输入电压的线性函数。所以相对于基本共源极电路，带有源极负反馈的共源极放大电路具有更好的线性。4.在传输电流为零的情况下，MOS器件也可能导通么？说明理由。解：可能。当)(2THGSDSVVV时，器件工作在深线性区，此时虽然足够的VGS可以满足器件的导通条件，但是VDS很小，以至于没有传输电流五．分析计算题（共34分）（下列题目中使用教材表2.1所列的器件数据，所有器件尺寸都是有效值，单位均为微米。）1、（7分）假设λ=γ=0，计算图示电路的小信号增益（表达式）。解：2111mmDvggRA2、（9分）差动电路如图所示，ISS=1mA，VDD=3V，(W/L)1、2=(W/L)3、4=50/0.5。（1）假设γ=0，求差动电压增益；（2）γ=0.45V-1时，如果ISS上的压降至少为0.4V，求最小的允许输入共模电平。解：（1）ID=0.5mA，gmN=3.66×10-3，rON=2×104Ω，rOP=104Ω，Av=-gmN(rON||rOP)=-24.4（2）VVVVFSBFTHTH786.0)|9.0||4.09.0|(45.07.0)|2||2|(0VGS1=0.786+0.27=1.056V，Vin,CM=1.056+0.4=1.456V53、（9分）(W/L)N=10/0.5，(W/L)P=10/0.5，IREF=100μA，VDD=3V，加到M1、M2栅极的输入共模电平等于1.5V。（1）分别计算流过晶体管M3、M4、M5、M6、M7的电流；（2）假设λ=0，分别计算γ=0和γ=0.45V-1时P点电位。解：（1）I3=I4=50μA，I5=I6=200μA，I7=500μA（2）γ=0：VP=0.368Vγ=0.45V-1：VTH1（VP=0.368V）=0.78V，VP1=0.288V；VTH2（VP1=0.288V）=0.764V，VP2=0.304；VTH3（VP2=0.304V）=0.767V，VP3=0.301；VTH4（VP3=0.301V）=0.766V，VP4=0.302；VTH5（VP4=0.302V）=0.766V，VP4=0.302…….所以VP≈0.302V4、（9分）画出下图共源极高频模型的小信号等效电路，并利用小信号模型精确推导系统的极点频率。6解：第三章集成电路中的器件及模型1.对MOS器件主要关心的是器件的阈值电压，电流方程，器件的瞬态特性，小信号工作的模型。2.阈值电压是一个重要的器件参数，它是MOS晶体管导通和截止的分界点。①当VGS＞VT，而VDS=0时，在源—漏区之间形成均匀的导电沟道，无电位差，无电流。②当VDS＞0但比较小时，在源—漏区有近似均匀的导电沟道，形成漏电流。③当VDS=VGS-VT时，漏端反型层电荷减少到零，沟道在源端夹断。④当VDS＞VGS-VT时，沟道夹断的位置向源端方向移动，形成耗尽区。3.K，K'的关系：K是MOS晶体管的导电因子。K'是本征导电因子。MOS晶体管的导电因子（K）由两方面因素决定：①K'②晶体管宽长比（W/L）4.亚阈值电流：MOS晶体管处于表面弱反型状态，即亚阈值区，在其沟道中存在反型载流子，以扩散为主运动，而形成的电流。亚阈值斜率：亚阈值电流减小一个数量级所对应的栅电压的变化。5.MOS管瞬态特性：①本征电容：与本征工作区电荷变化相联系的电容。②寄生电容：包括覆盖电容，源漏区PN结电容。6.大，小信号分别针对什么问题提出的？答：大信号针对数字电路提出的，小信号针对模拟电路提出的。7.小尺寸器件的二级效应包括哪些方面，任选一种说明。答：包括：①短沟道效应②窄沟道效应③饱和区沟道长度调制效应④迁移率退化和速度饱和⑤热电子效应短沟道效应（SCE）：MOS晶体管沟道越短，源—漏区pn结耗尽层电荷在总的沟通区耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成的值电压随沟道长度减小而下降。8.本征晶体管的EM模型用来分析什么问题。答：①晶体管饱和压降和工作电流的关系②晶体管的输出曲线9.集成双极晶体管的寄生效应有哪些？如何改善？答：①无缘寄生：寄生电阻和电容与PN结和电流通过的路径相关联②有缘寄生：由基极、集电极、隔离墙、衬底组成的PNP晶体管7改善：①在工艺加工中掺金，增加复合中心数量②在集电区下设置n+埋层，加大寄生PNP管基区宽度③在NPN管收集结上并连一个SBD10.EM2模型怎么来的？答：在本征EM模型基础上增加反映寄生效应的元件。11.晶体管特征频率fT：晶体管交流输出短路共发射极电流增益β（f）=1时的工作频率。12.无源元件分为：电阻器，电容器，电感器，（互连线）第四章1.COM反相器的直流噪声容限，开、关门电平分别针对什么？答：为了保证电路能正常工作，对电路的输入逻辑电平有一个允许的变化范围，这个范围就是直流噪声容限。它反映了电路的抗干扰能力，决定于电路所能承受的最差的输入逻辑电平。关门电平是电话允许的输入低电平的上限，而开门电平是电路允许的输入高电平的下限。2.CMOS反相器的设计。答：（1）为了使CMOS反相器有最佳性能，采用全对称设计：VTN=-VTP，KN=KP，因为全对称设计Vit=21VPP，所以VNLM=VNHM=21VDD且tr=tf，这样最有利于提高速度。（2）在实际工艺中，不可能获得完全对称设计。因此取LN=LP=λ，WN=WP=WA，WP=2WN，WN=WA。（3）要求一个反相器在驱动1pF负载电容时tr和tf不超过0.5ns，采用0.6um工艺，VDD=5V，VTN=0.8V，VTP=-0.9V，K'N=μnCOX=120×10-6A/V2，K'P=μPCOX=60×10-6A/V2根据)]1.029.1ln()1(21)1(1.0[t2prPPPP其中18.0DDTPPVV要求tr=0.5ns，则τp=0.28ns又根据τp=CL/KPVDD得KP=7.14×10-4A/V2因则要求PMOS管宽长比满足：8.2310601014.72'2)(64PPPKKLW同理要求NMOS管宽长比满足：5.1110120109.62'2)(64NNNKKLW取LN=LP=0.6um则WN=6.9um，WP=14.28um在画版图时，MOS管的沟道宽度要根据实际情况取整3.CMOS与NMOS反相器的比较答：从直流特性看NMOS：负载元件常导通，是有比反相器，达不到最大逻辑摆幅，有较大静态功耗噪声容限。CMOS：NMOS，PMOS交替导通，是无比电路，可获得最大逻辑摆幅，有利于减小静态功耗，可获得最大的直流噪声容限。从瞬态特性看NMOS：因为Kr＞1，使得tr＞＞tf，因此限制了速度。CMOS：采用对称设计，使tr=tf，从而有利于提高速度。4.什么叫上拉，下拉开关？答：在CMOS反相器中，NMOS管导通的作用是把输出拉到低电平，因此叫下拉开关。PMOS管导通的作用是把输出拉到高电平，因此叫上拉开关。把单个NMOS管和PMOS管换成一定串、并联关系。NMOS逻辑块叫下拉开关网络。PMOS逻辑块叫上拉开关网络。5.什么是类MOS，在什么情况下提出？8答：因为静态CMOS逻辑门每个输入都有NMOS和PMOS两个管子，不利于减小面积和提高集成度，所以采用类MOS电路。类NMOS：只用NMOS管串，并联构成的逻辑功能块，上拉通路常导通的PMOS管代替PMOS逻辑功能块。类PMOS：只用PMOS逻辑块实现逻辑功能，下拉通路的NMOS逻辑块用常导通的NMOS管代替。6.什么是富MOS，在什么情况下提出？答：为了避免形成直流通路，使上拉通路和下拉通路不能同时导通，故提出富MOS电路。用一对受时钟信号控制的NMOS管和PMOS管使上拉和下拉通路不能同时导通，用NMOS逻辑块