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课程设计报告课程名称数字逻辑课程设计课题任务一八位全加器的设计课题任务二十进制同步计数器的设计专业网络工程班级1001学号2010031230129姓名张剑指导教师刘洞波陈华光陈多2011年12月31日课程设计任务书课程名称数字逻辑课程设计课题任务一八位全加器的设计课题任务二十进制同步计数的设计专业班级网络工程学生姓名1001学号201003120129指导老师刘洞波陈华光陈多审批任务书下达日期：2011年12月14日任务完成日期：2011年12月31日一、设计内容与设计要求1．设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者VerilogHDL设计电子系统的流程和方法，采用QuartusII等工具独立应该完成2个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用QuartusII进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。任务一：组合电路设计课题题目题目一4线-16线译码器电路设计；题目二16选1选择器电路设计；题目三4位输入数据的一般数值比较器电路设计题目四10线-4线优先编码器的设计题目五8位全加器的设计任务二：时序电路设计课题题目题目一RS触发器的设计；题目二JK触发器的设计；题目三D触发器的设计；题目四T触发器的设计；题目五十进制同步计数器的设计；2．设计要求：课程设计报告规范课程设计报告应包含如下几个部分一．八位全加器的设计：1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕CinCo＝AB＋BCin＋ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即X＝f（A，B)Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算真值表如下Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111函数表达式Si=Ai⊕Bi⊕Ci-1Ci=AiBi+Ci-1(Ai⊕Bi)逻辑电路图2)详细设计按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。１．新建工程管理２．输入文本语言程序３．编译４．选择波形编辑器５．对应节点６．形成综合编译后网表７．进行仿真调试８．生成波形图９．配置管脚１０．下载程序到芯片二．十进制同步计数器的设计1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2)详细设计按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。１．新建工程管理配置芯片新建完成２．输入文本语言程序３．编译编译成功４．选择波形编辑器５．对应节点６．形成综合编译后网表７．进行仿真调试８．生成波形图９．配置管脚１０．下载程序到芯片３．设计问题及体会a.设计过程中遇到的问题以及解决问题的方法。设计过程中遇到的主要困难就是源程序不会写，因为我们根本没有学过VHDL这门程序语言，即使在网上搜索的或图书馆找的的源程序，一旦出现错误，也很难自己改正。其次，就是对QuartusII软件应用不熟悉，全英文式的操作界面，让这个英语很菜的我用的很费劲，有有时操作到一半，竟不知下一步该怎么弄，又得去看教材或问同学，花费了很多时间。对于出现的这些问题，我会先查查资料，理解实验的具体信息，不懂的地方问同学或上网查资料。看看VHDL，理解源程序的组成，以便出现错误时能够自我改正。对于软件应用的不熟习，进行反复操作，增加熟练度。b.课程设计过程经验教训、心得体会。通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，我设计了数字逻辑中八位全加器的设计和同步十进制的设计两个任务在设计过程中，经常会遇到这样那样的情况，就是对于VHDL中源代码中出现的错误不会改正，还有就是对QuartusII应用的不熟悉，有时竟忘了下一步该怎么操作，又得去查阅资料或阅读教材，因此耗费在这上面的时间用去很多。我觉得做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用设计程序的功能，而且我们并没有学习VHDL这门程序语言，因此给课程设计造成了很大的困难。平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。所以这个期末测试之后的课程设计对我们的作用是非常大的。经过两个星期的实习，过程曲折可谓一语难尽。在此期间我们也失落过，也曾一度热情高涨。从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我回味无长。生活就是这样，汗水预示着结果也见证着收获。劳动是人类生存生活永恒不变的话题。通过实习，我才真正领略到“艰苦奋斗”这一词的真正含义，我才意识到老一辈电子设计为我们的社会付出。我想说，设计确实有些辛苦，但苦中也有乐，在如今单一的理论学习中，很少有机会能有实践的机会，但我们可以，而且设计也是一个团队的任务，一起的工作可以让我们有说有笑，相互帮助，配合默契，多少人间欢乐在这里洒下，大学里一年的相处还赶不上这十来天的合作，我感觉我和同学们之间的距离更加近了；我想说，确实很累，但当我们看到自己所做的成果时，心中也不免产生兴奋；正所谓“三百六十行，行行出状元”。我们同样可以为社会作出我们应该做的一切，这有什么不好？我们不断的反问自己。也许有人不喜欢这类的工作，也许有人认为设计的工作有些枯燥，但我们认为无论干什么，只要人生活的有意义就可。社会需要我们，我们也可以为社会而工作。既然如此，那还有什么必要失落呢？于是我们决定沿着自己的路，执着的走下去。同时我认为我们的工作是一个团队的工作，团队需要个人，个人也离不开团队，必须发扬团结协作的精神。某个人的离群都可能导致导致整项工作的失败。实习中只有一个人知道原理是远远不够的，必须让每个人都知道，否则一个人的错误，就有可能导致整个工作失败。团结协作是我们实习成功的一项非常重要的保证。而这次实习也正好锻炼我们这一点，这也是非常宝贵的。对我们而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次实习必将成为我人生旅途上一个非常美好的回忆。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。这次课程设计终于顺利完成了，在设计中遇到了很多专业知识问题，最后在老师的辛勤指导下，终于游逆而解。同时，在老师的身上我们学也到很多实用的知识，在次我们表示感谢！同时，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题，出现差错的随机应变，和与人合作共同提高，都受益非浅，今后的制作应该更轻松，自己也都能扛的起并高质量的完成项目。在此，感谢于老师的细心指导，也同样谢谢其他各组同学的无私帮助！4)书写格式见附带说明。5)附录a.参考书目参考书目1EDA技术与VHDL程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL电路设计技术王道宪贺名臣 刘伟国防工业出版社7-118-03352-92004TN702/623VHDL实用技术潘松,王国栋7-810657-81065-290-72000TP312VH/14VHDL语言100例详解北京理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V6VHDL程序设计教程邢建平 曾繁泰清华大学出版社7-302-11652-02005TP312VH/27/37VHDL电路设计雷伏容清华大学出版社7-302-14226-22006TN702/185b.源程序清单（带注释）八位全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYTWOISPORT(A,B:INSTD_LOGIC_VECTOR(0TO7);CIN:INSTD_LOGIC;SUM:OUTSTD_LOGIC_VECTOR(0TO7);CO:OUTSTD_LOGIC);END;ARCHITECTUREXIAOFTWOISSIGNALY,AA,BB,CC:STD_LOGIC_VECTOR(8DOWNTO0);BEGINAA='0'&A;BB='0'&B;CC=00000000&CIN;PROCESS(AA,BB,CC)BEGINY=AA+BB+CC;ENDPROCESS;CO=Y(8);SUM=Y(7DOWNTO0);END十进制同步计数器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;--*******************************************--实体ENTITYcnt10is--Cn计数脉冲--Rest清零信号--En允许计数信号--Dout[3..0]十进制BCD码--Cy进位码port(Cn,Rest,En:instd_logic;Dout:outstd_logic_VECTOR(3Downto0);Cy:outstd_logic);endcnt10;--结构体architecturesun1ofcnt10isbeginProcess(Cn,Rest,En)VariableCqi:std_logic_VECTOR(3Downto0);BeginIfRest='1'ThenCqi:=(Others='0');Cy='0';ElsifCn'EventandCn='1'thenIfEn='1'thenIfCqi1001thenCqi:=Cqi+1;Cy='0';elsifcqi=1001thenCy='1';Cqi:=(others='0');endIf;endIf;endIf;Dout=Cqi;ENDProcess;Endsun1;考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。具体考核标准包含以下几个部分：1)平时出勤（占10%）2)系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）3)程序能否完整、准确地运行，个人能否