8位二进制乘法器设计报告

EDA课程设计报告------8位二进制乘法器设计班级：学号：姓名：目录一．八位乘法器的设计要求与设计思路••••••••••••••••••2.1设计目的••••••••••••••••••••••••••••••••••••••••••••••••••2.2设计要求••••••••••••••••••••••••••••••••••••••••••••••••••二．八位乘法器的综合设计••••••••••••••••••••••••••••••••3.1八位乘法器功能•••••••••••••••••••••••••••••••••••••••••3.2八位乘法器设计方案•••••••••••••••••••••••••••••••••••3.3八位乘法器各功能模块VHDL描述及仿真图形•••••••••••••••••••••••••••••••••••3.4八位乘法器顶层模块VHDL设计及下载验证•••••••••••••••••••••••••••心得体会•••••••••••••••••••••••••••••••••••••••••••••••••••••••参考文献•••••••••••••••••••••••••••••••••••••••••••••••••••••••••一、八位乘法器的设计要求与设计思路1.1实验目的学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法1.2实验内容利用移位相加原理设计一个8位二进制乘法器。1.3实验要求用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。二、八位乘法器的综合设计2.1八位乘法器功能通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。2.2乘法器设计方案该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8位乘法器的层次结构，分为以下4个模块：①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。②加法器模块：这是一个8位加法器，进行操作数的加法运算。③1位乘法器模块：完成8位与1位的乘法运算。④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。按照上述算法，可以得到下图所示之框图和简单流程图。图中8位移位寄存器reg_8存放乘数a，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。图（a）简单流程图（1）8位寄存器reg_8的设计8位移位寄存器是在时钟（r8_clk'eventandr8_clk='1'）信号作用下，当r8_clr='1'时，将8位乘数加载进入；而当r8_clr='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位r8_in(0)传送给r8_out输出。该模块元件的程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityreg_8isport(r8_clk,r8_clr:instd_logic;r8_in:instd_logic_vector(7downto0);r8_out:outstd_logic);endentityreg_8;architecturereg8aofreg_8issignalr8:std_logic_vector(7downto0);beginprocess(r8_clk,r8_clr)isr8_clkr8_clrr8_outr8_in输出前8步的运算结果，即输出reg16的值，其中第八个值即为求得的积，将其结果在数码管中显示出来开始信号到来，置newstart为1寄存器reg16置0时钟上升沿到来，寄存器reg_8置乘数a时钟下降沿，置newstart为零reg_8移出1位后与被乘数放入chengfaqi中进行乘法运算，结果送至adde_8reg_16取出高8位送adder_8中，与mchengfaqi得到结果进行加法运算，结果送至reg_16右移后并进行锁存结束开始beginif(r8_clk'eventandr8_clk='1')thenif(r8_clr='1')thenr8=r8_in;elser8(7)=r8_in(0);r8(6downto0)=r8(7downto1);endif;endif;endprocess;r8_out=r8(0);endarchitecturereg8a;（2）8位加法器adder_8的设计1.该加法器由两个四位二进制加法器组成。其中设计四位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a4，b4分别与0连接后赋值给aa4,bb4，形成5位二进制数，然后aa4，bb4与进位位cin4相加赋值给sel，最后将sel的低四位赋值给和s4，同时将sel的最高位送给cout4输出。该模块程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityadder_4isport(a4,b4:instd_logic_vector(3downto0);cin4:instd_logic;s4:outstd_logic_vector(3downto0);cout4:outstd_logic);endentityadder_4;architectureadder4aofadder_4issignalaa4,bb4,s5:std_logic_vector(4downto0);signalccin4:std_logic_vector(4downto0);beginprocess(a4,b4,cin4)isbeginaa4='0'&a4;bb4='0'&b4;ccin4=0000&cin4;s5=aa4+bb4+ccin4;s4=s5(3downto0);cout4=s5(4);endprocess;endarchitectureadder4a;2.设计8位加法器时，采用例化语句，定义信号量sel，将4位加法器U1的s4赋a4s4b4cout4cin4给sel，再将sel的值给4位加法器U2的进位位cin4，8位加法器的高四位和低四位分别来自四位加法器U1和U2。其连接电路图如下a8(3to0)s8(3to0)b8(3to0)cin8sela8(7to4)s8(7to4)b8(7to4)cout8其程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityadder_8isport(a8,b8:instd_logic_vector(7downto0);cin8:instd_logic;s8:outstd_logic_vector(7downto0);cout8:outstd_logic);endentityadder_8;architectureadder8ofadder_8iscomponentadder_4isport(a4,b4:instd_logic_vector(3downto0);cin4:instd_logic;s4:outstd_logic_vector(3downto0);cout4:outstd_logic);endcomponent;signalsel:std_logic;beginu1:adder_4portmap(a8(3downto0),b8(3downto0),cin8,s8(3downto0),sel);u2:adder_4portmap(a8(7downto4),b8(7downto4),sel,s8(7downto4),cout8);endarchitectureadder8;（3）1位乘法器chengfaqi的设计利用循环语句FOR-LOOP完成8位二进制数与1位二进制的乘法运算，将8位二进制数b从最低位到最高位与1位二进制a分别做与运算，最后将结果依次送到outa输出。即当a为1时，outa输出为b；当a为0时，outa输出全为零。a4s4b4cout4cin4a4s4b4cout4cin4a8s8b8cout8cin8其程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitychengfaqiisport(a:instd_logic;b:instd_logic_vector(7downto0);outa:outstd_logic_vector(7downto0));endentitychengfaqi;architecturechengofchengfaqiisbeginprocess(a,b)isbeginforiin0to7loopouta(i)=aandb(i);endloop;endprocess;endarchitecturecheng;（4）16位移位寄存器reg_16的设计当清零信号(reg16_clr='1')到来时，定义信号变量sel清零；否则在时钟信号reg16_clk上升沿到来时，将sel的低8位进行移位操作，同时将8位的数据输入reg16_in锁存到sel的高8位，最后赋值给reg16_out输出。输出前八个数据。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityreg16isport(reg16_clk,reg16_clr:instd_logic;reg16_in:instd_logic_vector(8downto0);reg16_out:outstd_logic_vector(15downto0));endentityreg16;architecturereg16aofreg16issignalsel:std_logic_vector(15downto0);signalk:integer;beginprocess(reg16_clk,reg16_clr)isbeginif(reg16_clr='1')thensel=0000000000000000;k=0;elsif(reg16_clk'eventandreg16_clk='1')thenif(k8)thenab(7to0)outasel(6downto0)=sel(7do