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106Vol.10No.6200512JOURNALOFCIRCUITSANDSYSTEMSDecember20051007-0249(2005)06-0025-04Verilog-AVCO*1,21,21,211.7100712.710071Verilog-AVerilog-APLLVCOVerilog-AVCO120MHzVCOCadenceSpectrePLLVerilog-ATN402A1ASICSoCSoCSoCIPEDAIPIPPLLVCOPLLVerilog-ACadenceSpectreSoCTop--DownVerilog-A2Verilog-AVerilog-AVerilog-AVerilog-A1*2003-09-252003-11-208632002AA1Z12102610Verilog-Aidt()ddt()slew()laplace_zp()delay()SpectreVerilog-A[1~4]3Verilog-AVCOPLLPLLVCOSpectreHspicePLLVCO3.1VCOVCOvwoV)()(tVKtooov+=ww1owVCOoKVCOVCO⎟⎠⎞⎜⎝⎛+=∫∞-toooodttVKtVtV)(cos)(w2tVtVmmowcos)(=mVmw2⎟⎟⎠⎞⎜⎜⎝⎛+=tVKtVtVmmmooo)(33mwmoKw/VCOoF1∫=dttVKtooo)()(f44VCOsVCOsVsVsooo=)()(f53.2Verilog-AVCOIP1Verilog-A6Verilog-AVCO27VCOVCOVerilog-A2Verilog-AVCO30MHz/V120MHz3VVCO1/fVCO1/fVCOVCO3.3VCOCadenceAnalogEnv-romentSpectreVCOVCO3PWL4VCO120MHz1.45V50%90MHz150MHz4VCOPLLPLL5PFDVCOCPCPLPVCO1/NPFDPLLVCOVCOVCOPLLCadenceSpectrePLLVCOPLL66(a)Verilog-APLLVCO6(b)VCOPLL`includediscipline.h`includeconstants.hmodulevco(vin,vout);inputvin;outputvout;electricalvin,vout;parameterrealamp=1.5from(0:inf),cf=120.0Mfrom(0:inf);parameterrealgain=300000Kexclude0.0;parameterintegerppc=30from[4:inf);realwc,phase_lin,phase_nonlin;integernum_cycles;realinst_freq;analogbegin@(initial_step)beginwc=`M_TWO_PI*cf;endphase_lin=wc*$realtime;num_cycles=phase_lin/`M_TWO_PI;phase_lin=phase_lin-num_cycles*`M_TWO_PI;phase_nonlin=`M_TWO_PI*gain*idtmod(V(vin),0,1000.0,0.0);V(vout)+amp*sin(phase_lin+phase_nonlin)+1.5;inst_freq=cf+gain*V(vin);bound_step(1/(ppc*inst_freq));endendmodule2Verilog-AVCO3VCO4VCO52810VCOPLLVCOPLLVCOPLL60μ935PLL14475SoCVerilog-AIPVCOVerilog-A120MHzVCOCadenceSpectreSoCVerilog-AVerilog-AMS[1]OVILanguageReferenceManual[S].Version1.9.[2]IraMiller,ThierryCassagnes.Verilog-AMSEasesMixedModeSignalSimulation[M].Nanotech.Boston,2001.[3]KKubdert.ModelingandSimulationofJitterinPhase-LockedLoops[A].KaruizawaWorkshop[C].Japan,1997-04.[4]CADENCE,Verilog-AReferenceManual[S].1997.[5]BAAAntao,AJBrodersen.BehavioralSimulationforanalogsystemdesignverification[J].IEEETransactionsonVLSIsystems,1995-09.1012-1021.[6]RASaleh,BAAAntao,JSign.MultilevelandMixed-Domainsimulationofanalogcircuitsandsystems[J].IEEETransactionsonComputer-aideddesignofIcsandSystems,1996,15(1):349-356.[7]MThamsirianunt,TAKwasniewski.CMOSVCOsforPLLfrequencysynthesisinGHzdigitalmobileradiocommunications[J].IEEEJ.Solid-StateCircuits,1997,32(10):1511-1542.1979-1962-1978-ADC/DACSoCDesignofVCObasedbehavioralmodelusingVerilog-ALIULian-xi1,2,YANGYin-tang1,2,ZHUZhang-ming1,2,FUYong-chao1(1.MicroelectronicsInstitute,XidianUniversity,Xi’an710071,China;2.KeyLabofMinistryofEducationforWideBand-GapSemiconductorMaterialsandDevice,Xi’an710071,China)Abstract:ThecharacteristicsofVerilog-AHDLareintroducedandtheflowofsystemlevelsimulationusingVerilog-Abehavioralmodelisanalyzed.Basedthemathematicalanalysis,someparametersareconfirmedandthebehavioralmodelofVCOwith120MHzcenterfrequencyisimplementedbythismethod.ThebehavioralmodelareverifiedandusedinPLLsystemsimulationbythetoolofCadenceSpectre.Keywords:Verilog-A;behavioral-levelmodel;VCO;systemsimulation6PLLVCO基于Verilog-A行为描述模型的VCO设计作者：刘帘曦，杨银堂，朱樟明，付永朝，LIULian-xi，YANGYin-tang，ZHUZhang-ming，FUYong-chao作者单位：刘帘曦,杨银堂,朱樟明,LIULian-xi,YANGYin-tang,ZHUZhang-ming(西安电子科技大学,微电子研究所,陕西,西安,710071;宽禁带半导体材料与器件教育部重点实验室,陕西,西安710071)，付永朝,FUYong-chao(西安电子科技大学,微电子研究所,陕西,西安,710071)刊名：电路与系统学报英文刊名：JOURNALOFCIRCUITSANDSYSTEMS年，卷(期)：2005，10(6)引用次数：4次参考文献(7条)1.OVILanguageReferenceManual2.IraMiller.ThierryCassagnesVerilog-AMSEasesMixedModeSignalSimulationNanotech20013.KKubdertModelingandSimulationofJitterinPhase-LockedLoops19974.CADENCE,Verilog-AReferenceManual19975.BAAAntao.AJBrodersenBehavioralSimulationforanalogsystemdesignverification19956.RASaleh.BAAAntao.JSignMultilevelandMixed-Domainsimulationofanalogcircuitsandsystems1996(01)7.OgueyHenriJ.TAKwasniewskiCMOSVCOsforPLLfrequencysynthesisinGHzdigitalmobileradiocommunications1997(10)相似文献(10条)1.期刊论文基于Verilog-A行为级模型的三阶单环调制器设计与仿真-数据采集与处理2009,24(z1)提出了一种三阶单环局部反馈的Sigma-Delta调制器结构.对传统的噪声传输函数引入极点加以修正,最终采用巴特沃兹高通滤波器原型确定调制器的噪声传输函数,在采用MatlabSimulink进行参数优化和仿真的基础上,编写了各电路子模块Verilog-A程序,并以此搭建整体调制器模型进行行为级建模.仿真结果表明,该三阶单环局部反馈的Sigma-Delta调制器结构能实现精度为16bit,无杂散动态范围(SFDR)大于96dB,时钟频率最高5.12MHz,过采样率为128,输入信号带宽最大为20kHz的调制器模型.2.学位论文何先良基于抖动分析的电荷泵锁相环行为级模型设计与验证2009在电子系统中，锁相环的应用越来越广泛，对性能的要求也越来越高。电荷泵锁相环(CPPLL)具有锁定带宽大、锁定时间短、线性范围大以及锁定相差小等一系列优点而成为当前锁相环设计的主流。本文在详细讨论CPPLL的基本理论，深入分析了连续线性模型、离散时间模型和事件驱动模型之后，提出了事件驱动模型有效事件的判断方法，编写新的算法程序。采用该判断方法可以避免对无效事件到来时间的计算，减少程序的仿真时间。本文还在考虑前三种模型衍变困难的基础上，通过分析电荷泵锁相环中的抖动，得出抖动与噪声的关系。在忽略闪烁噪声时，PFD/CP和分频器中的同步抖动和压控振荡器中的累积抖动分别简化为简单同步抖动和简单累积抖动，符合正态高斯分布。采用Verilog-A语言建立了鉴频鉴相器/电荷泵、分频器和压控振荡器基于抖动的行为级模型，并用Spectre工具对各模块和整个环路进行了仿真。仿真表明，各模块的模型都能很好的实现实际电路的功能，而且环路仿真的速度快。由于该模型中环路滤波器可以直接使用元器件，不需要推导它的传递函数，很容易实现对高阶锁相环的描述。最后设计了一个输入为6MHz，输出为48MHz的三阶电荷泵锁相环。设计采用0.35μm工艺，3.3V电源电压，并在Cadence下进行了整体仿真。将事件驱动模型、基于抖动的行为级模型和晶体管级电路的仿真结果对比，事件驱动模型的阻尼系数较小，控制电压Vc上升最快，频率过冲最大，而行为级模型与晶体管级电路更为接近。这是因为该行为级模型考虑了抖动、电荷泵电流失配等非理想因素，与实际电路有相似的工作环境。本文建立的基于抖动的电荷泵行为级模型能很好的描述整个锁相环工作过程，与实际电路有较高的拟合度，对具体电路的设计有指导意义。3.学位论文梁岩低抖动CMOS电荷泵锁相环研究与设计200