Cadence-后端实验系列15-布局布线-SoC-Encouter

Cadence后端实验系列15布局布线_Encouter2011.01.10Outline•SOCEncounter简介•SOCEncounter布局/布线流程•布局布线中的参数设置•演示SOCEncounter简介SOCEncounter是cadence数字集成电路设计平台的一个集成的后端工具，功能相当强大，可以从综合，一直做到生成GDSII文件！当然里面集成了很多的工具，如RC，Nanoroute，FIRE&ICEQXC等。支持超过5000万门180纳米以下工艺的层次化设计。SOCEncounter采用层次化设计功能将芯片分割成多个小块,以便单独进行设计,再重新进行组装。SOCEncounter首先读入RTL或门级网表,并快速构建可准确代表最终芯片（包括时序、布线、芯片大小,功耗和信号完整性）的芯片“虚拟原型”。通过使用物理虚拟原型功能,设计师可以快速验证物理可行性并在逻辑上进行必要更改。SOCEncounter同SiliconEnsemble一样，也是Cadence的自动布线工具。对SiliconEnsemble而言，最多可以做到0.18的工艺，到0.18工艺以下，必须使用SOCEncounter。其实，对于0.25以上工艺，使用SOCEncounter将会大大方便整个后端设计。SOCEncounter布局/布线流程IO，电源和地的布置平面布置图指定平面布置图电源的规划电源布线布线输入文件•逻辑和时序库：TLF或.lib•物理库：库交换格式（.LEF）•门级网表：*.v•时序约束：*.sdc•IOassignmentfile：*.ioI/OassignmentfileI/Oassignmentfile是可选的输入文件，它可以用来指示工具放置IO引脚（在一个块级设计）或IO单元（在芯片级设计），指示芯片pad的分布。如果希望工具来自动确定这些位置，您可以将该字段留空。它需要输入一个.def或.io格式的文件，如果没有这个文件，布局工具将根据实例网表的自动的决定设计的尺寸，而IO的引脚也将随机的分布。布局布线设计流程1、登录服务器，进入终端，输入：encounter，进入socencounter这里输入命令：encounter，就可以启用socencounter软件用户界面2、调入门级网表和库网表文件：bin/accu_synth.v约束文件：bin/accu.sdc时序库：hjtc18_ff.libhjtc18_ss.libhjtc18_tt.libIO约束文件：bin/accu.ioImportdesign添加所有的输入文件3、在advanced的power里添加VDDGND4、布图规划floorplan一开始有默认值，但我们需要对自动布局的结果进来手工调整。Floorplan→specifyFloorplan我们需要芯片具体的尺寸要求改变里面的数值。将Ratio(H/W)改为1将coreutilization改为0.5将coretoleft/right/top/bottom改为105、creatpowerring在power里选择powerplaning→addrings会弹出addring对话框将值设为1选上选项，将numberofbits设为36、placement•place→standardcells然后place→placeFlipI/O里面的参数我们用默认值，17、Routeroute→nanoroute选上timingdriven和SIdriven选择attribute，修改参数Weight,spacing都设为1选上ture，意思是routeasshortaspossible得到最后的布线图参考文献SOCencounteruserguide台湾经典培训教材-SOCEncounter——Cell-BasedICPhysicalDesignandVerification-SOCEncounterThankyou！