哈工大2012年数电期末试题+答案

第1页（共8页）一、(12分)填空和选择（每空1分）（1）进制为一千的计数器至少应使用_________个触发器实现。（2）集电极开路门使用时应注意在输出端接_______________。（3）32选1数据选择器有____________个选择变量。（4）函数式Y=+ABBCD，写出其对偶式Y'=_______________________。（5）相同供电电源的CMOS门电路与TTL门电路相比，_________________门的噪声容限更大；_________________门的静态功耗更低。（6）模数转换时，要求能分辨ADC输入满量程0.1%的变化，则至少需要使用____________位的ADC。若信号频率为20kHz，则要求该ADC采样频率至少为____________kHz。（7）由与非门构成的基本RS触发器，其约束条件是__________________________。（8）下列器件的信号一定不能和其他输出信号接在一起的是______________。（a）RAM的数据信号；（b）ROM的数据信号；（c）74LS138的输出信号。（9）下列说法正确的是____________________。（a）输入悬空时，TTL门电路的输入端相当于接低电平；（b）输入悬空时，CMOS门电路的输入端相当于接低电平；（c）输入悬空时，CMOS门电路的输入端相当于接高电平；（d）实际应用中，门电路的输入端应尽量避免悬空。（10）用万用表测量一个标准TTL门电路的输出信号，发现其值为1.5V，可能的情况有（多选）：______________________________________。（a）输出端处于高阻态；（b）两输出信号短接；（c）输出为脉冲信号；（d）驱动门过载。一、（1）10；（2）上拉电阻；（3）5；A+)B+C+DB（；（5）CMOS，CMOS；（6）10位，40kHz；（7）R+S=1；（8）c；（9）d；（10）bcd。二、(8分)简答题。（1）画出函数F1和F2的卡诺图，并求出F1和2F的最简与或式。F1（A,B,C,D）=A+++BDABABABCF2（A,B,C,D）=(0,1,2,7,11,14,15)+(8,9,10)md本题得分试题：班号：姓名：第2页（共8页）（2）图2中门电路G1和G2为TTL门电路，并假设传输门导通电阻可忽略，分别填写C1和C2不同电平下电压表V1和V2电压值（TTL门电路输出高电平3.6V，输出低电平0.3V）：C1为高电平，C2为低电平时，V1=___________V，V2=_____________V；C1为低电平，C2为高电平时，V1=___________V，V2=_____________V。V10C1G2G1UO2C2TGV2图2二、（1）F1=++ADBD+ACBCABAB或或2F=CD++ABABDBCAB\CD0001111000110111111111101111（2）C1为高电平，C2为低电平时，V1=____1.4_______V，V2=_____1.4_______V；C1为低电平，C2为高电平时，V1=____3.6_______V，V2=_____1.4_______V。三、(8分)设计一个故障显示电路。要求为：当只有电机A发生故障时，故障指示灯F以4Hz的频率闪烁；当只有电机B发生故障时，故障指示灯F以2Hz的频率闪烁；当电机A、B同时发生故障时，故障指示灯F常亮；当电机A、B均无故障时，故障指示灯F灭。已知时钟信号为8Hz；用变量A、B表示电机状态，“1”表示电机发生故障；用变量F表示指示灯状态，“1”表示灯亮。试求：（1）在图3中利用8Hz时钟和2个D触发器得到4Hz和2Hz的时钟信号；（2）继续在图3中将上述故障显示电路设计实现。1DC11DC1ENMUXFD0D1D2D310时钟电路clk（8Hz）AB\CD0001111000110101001011001110XX1X试题：班号：姓名：第3页（共8页）图3三、1DC11DC1ENMUXFD0D1D2D310时钟电路clk（8Hz）4Hz2HzAB10四、（8分）简答题（1）要实现异步清零的12进制计数器，更正下列verilog程序的错误。moduleCnt0(clk,rst,Q);inputclk,rst;output[2:0]Q;reg[2:0]Q;always@(posedgeclk)beginif(!rst)Q=0;elseQ=Q+1'b1;if(Q=12)Q=0;endendmodule（2）根据下列程序画出完整的状态转换图（要求按照Q[2]、Q[1]、Q[0]的顺序表示输出状态）moduleCnt1(clk,rst,Q);inputclk,rst;output[2:0]Q;reg[2:0]Q;always@(posedgeclk)if(!rst)Q=3'b000;elsebeginQ[0]=~Q[0];Q[1]=Q[0]^Q[1];试题：班号：姓名：第4页（共8页）Q[2]=Q[0]^Q[1];endendmodule四、（1）1)增加异步清零功能，改成always@(posedgeclkornegedgerst)2)Q改成output[3:0]Q;reg[3:0]Q;（2）01345672五、(8分)由16进制同步加法计数器74LS161和存储器构成的电路如图5所示。（1）将D0、D3用A3、A2、A1、A0的最小项表示（按A3A2A1A0的顺序确定最小项编号）；（2）画出QD、QC、QB、QA完整的状态转换图；（3）在正常计数循环内，D1、D2平时输出低电平，当计数器输出为最小值时，D1输出高电平；当计数达到最大值时，D2输出高电平，为实现该功能，请直接在图上画出D1、D2的阵列。QD74LS161RCOQCQBQAETEPDCBACRLDCPCP1A3A2A1A0D3D2D1D0地址译码器m0m151图5五、D0=m0,1,2,3,m4,m5,m6,m7,m8,m9,m10,m11,m12,m14)mmm（=(13,15)mm试题：班号：姓名：第5页（共8页）D3=m0,3,m4,m5,m6,m7,m8,m9,m10,m11,m12,m13,m14,m15)m（=(1,2)mm状态转换图：D1和D2阵列如图：0134567891011121415132D3D2D1D0地址译码器m0m15六、（8分）由2-8分频异步加法计数器74LS93和555定时器构成电路如图6(a)所示：（1）写出虚线框内电路的名称；（2）CP时钟信号频率为20kHz，假设计数器初态为0，在图6(b)中画出uI、uO的波形。VCCuoRCC123456785555u2kFμ1.0ICPQAQBQCQDCPACPBR0(1)R0(2)74LS93图6(a)CPuIuO123456789101112131415图6(b)六、单稳触发器tw=1.1RC=0.22ms试题：班号：姓名：第6页（共8页）CPuIuO123456789101112131415七、（10分）由触发器、74LS138及DAC芯片构成的电路如图7所示。（1）写出图7(a)中各触发器的状态方程；（2）按Q2Q1Q0的顺序画出完整的状态转换图，指出其计数进制和计数方向；（3）在图7(b)中，已知当DAC的输入只有最低有效位为1时，输出模拟电压为10mV，试画出计数器一个计数循环内D/A转换器的输出电压波形，必须标注电压值。1J1KQCPC1“1”Q1J1KQC1Q1J1KQC1QQ0Q1Q2图7(a)BIN/OCTQ1Q2Q0B1E3E2E1B2B0Y0Y1Y2Y3Y4Y5Y6Y7“1”D1D2D3D4D5D6D7D0UoYD/A转换器图7(b)CP12345678七、n+1n00Q=Qn+1nn101Q=QQ07124365试题：班号：姓名：第7页（共8页）n+12012120212Q=+=nnnnnnnnnQQQQQQQQQ四进制减计数。DAC输出最大值为255*10mV=2.55VQ=0时，uo=2.55-0.01=2.54VQ=7时，uo=2.55-1.28=1.27VQ=6时，uo=2.55-0.64=1.91VQ=5时，uo=2.55-0.32=2.23V八、（8分）某移位寄存器型计数器如图8(a)所示。已知该计数器的计数循环中并不包含所有的8个输出状态，如果上电后计数器的初始状态位于计数循环之外，该计数器能够实现自启动。该计数器在某3次不同的上电启动过程（用A、B、C标记）的初始阶段，恰好观测到Q2输出如下序列：A）000111001110011100111001110011……B）010011100111001110011100111001……C）101110011100111001110011100111……（1）请指出该计数器的进制数是多少；（2）在表A、B、C中将上述三次上电启动过程最初10个周期的计数器状态转换表补充完整；（3）画出计数器输出Q2Q1Q0的完整状态转换图；（4）在图8(b)所示的电路的基础上，用必要的逻辑门实现图8(a)中的反馈逻辑电路，使计数器实现上述功能。（注意不能改变其移位寄存器型计数器的属性，即不能改动图8(b)中的已有连接）Q01DC1CLK1DC11DC1dQ1Q2反馈逻辑电路图8(a)表C过程C状态转换表态序Q0Q1Q201102131415060718191表B过程B状态转换表态序Q0Q1Q200112030415161708091表A过程A状态转换表态序Q0Q1Q200102031415160708191CP123456782.55V1.27V1.91V2.23V试题：班号：姓名：第8页（共8页）Q01DC1CLK1DC11DC1dQ1Q2图8(b)八、Q0\Q1Q2000111100110011101021d=+QQQ表C过程C状态转换表态序Q0Q1Q20101111021113011400151006110711180119001表B过程B状态转换表态序Q0Q1Q20010100121003110411150116001710081109111表A过程A状态转换表态序Q0Q1Q20000110021103111401150016100711081119011