电子时钟-QuartusII

EDA(Ⅱ)1EDA设计（Ⅱ）实验报告——数字钟班级：08042402学号：08042402**姓名：****院系：电光工程与光电技术学院指导老师：谭雪琴评语：2011年04月EDA(Ⅱ)2摘要本次EDA设计先利用QuartusII7.0软件设计一个数字钟，软件模拟仿真后，下载到SmartSOPC实验系统中。通过开关的开合来控制数字钟来完成保持、清零、校分、校时、整点报时等功能。使用软件设计时先设计分频电路,对试验系统的时钟信号进行分频，分出1HZ的时钟信号，然后再设计计时和控制电路，使数字钟可以完成设计所需功能要求。软件设计完成，模拟仿真没有错误后，再下载到SmartSOPC试验系统中，实际验证设计是否正确。关键字：数字钟；SmartSOPC；QuartusII；分频；计时EDA(Ⅱ)3TitleEDA（Ⅱ）DesignExperimentReportAbstractWeuseQuartusII7.0todesignadgitalcockfirst,aftersmulation,downloadtoSmartSOPCexperimentsystem.Controlthedigitalclocktoachievekeeping,clearing,correctionminute,correctionhourandringwhenthewholehours.wefirstusesoftwaretodesignfrequencydividingcircuittofrequencydemultiplicatetheexperimentsystem’sclocksignalandgeneratedsignalof1HZ,thendesigntimingcircuitandcontrolcircuit，makesthedigitalclockcompletetherequiredfunction.Afterdesigningandsmulation,downloadtotheexperimentsystemandcheckingifthereanyerrors.Keywordsdigitalclock；frequencydividing；SmartSOPC；QuartusII；timingEDA(Ⅱ)4目录一设计要求………………………………………………………………5二方案论证………………………………………………………………5三子模块设计……………………………………………………………63.1脉冲发生电路…………………………………………………63.1.148分频电路………………………………………………63.1.2500分频电路……………………………………………83.1.32分频电路………………………………………………93.2计时电路……………………………………………………103.2.1模60计数器……………………………………………113.2.2模24计数器……………………………………………133.2.3计时电路…………………………………………………143.3校分电路………………………………………………………163.4校时电路………………………………………………………183.5清零电路………………………………………………………183.6报时电路………………………………………………………183.7显示电路………………………………………………………20四调试……………………………………………………………………22五下载……………………………………………………………………23六结论……………………………………………………………………24七实验感想………………………………………………………………24八参考文献………………………………………………………………26EDA(Ⅱ)51设计要求①能进行正常的时、分、秒计时功能；②分别由六个数码管显示时分秒的计时；③K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变；④K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零；⑤K3是系统的校分开关，K3=0正常工作，K3=1时可以快速校分；⑥K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时；⑦使时钟具有整点报时功能当时钟计到59′5’’时开始报时，在59′53″,59′55’’,59′57’’时报时频率为512Hz，59′59’’时报时频率为1KHz；⑧设计完成后并且模拟仿真捂错后，下载到试验系统中，检验是否符合以上设计要求。2方案论证设计该数字闹钟时先要对试验系统的时钟信号进行多次分频，最终产生1HZ的标准的时钟信号、500HZ和1000HZ的蜂鸣器发声信号。由于试验系统的时钟信号是48MHZ，为了得到1HZ、500HZ、1000HZ的时钟信号，先要对这个48MHZ的信号进行48分频，得到1MHZ的信号，再对这个1MHZ的信号进行1000分频得到1000HZ的蜂鸣器信号，再对1000HZ的信号进行1000和2分频即可得到1HZ的时钟信号和500HZ的蜂鸣器信号。为了使蜂鸣器和时钟可以正常工作，应当使1HZ、500HZ和1000HZ的信号占空比为1:1。为了使占空比为1:1应当在分频时使用2分频的分频电路。具体而言就是在48分频之后的1000分频由一个500分频电路和2分频电路组合而成，这样可以保证输出的1000HZEDA(Ⅱ)6信号的占空比为1:1，最后一个的1000分频电路也是这么组合而成，这样就可得到占空比为1:1的500HZ和1HZ的信号。数字钟的核心是两个模60的计数器和一个模24的计数器，分别表示秒位，分位和时位。使用74160利用置数法可以方便的组合出这些计数器，在设计这些计数器的时候，通过使用不同的输入接口，可以使计数器完成清零，保持，计数校分等设计时需要的功能。为了使时钟可以完成报时的要求，在设计时通过不同的门电路对计数器的输出管教进行组合即可。3子模块设计下图是整个数字钟的组成示意图图1（组成示意图）由图1可知，要完成整个数字钟的正常工作，需要六个子模，各个子模块的组成和实现的功能有下面分析得出。3．1脉冲发生电路脉冲发生电路分别产生1HZ、500HZ和1000HZ的时钟信号，分别供计时电路里的秒计时电路和蜂鸣器使用。计时电路由48分频电路，5000分频电路和2分频电路组合封装而成，形成48M的分频电路。EDA(Ⅱ)73.1.148分频电路48分频电路的组成由下图2所示：图2（48分频电路）由上图可知48分频电路由两个74163组成，其中一个为模12的计数器另外一个为模4的计数器，通过这个计数器即可得到48分频的信号，输出的波形如下图3所示：图3（48分频电路输出）其中输入信号周期为10ns,输出信号经过标尺标定可知周期为480ns，且占空比为1:1，验证可知分频正确。封装后的模块如下图4所示：EDA(Ⅱ)8图4（48分频模块）3.1.2500分频电路500分频的电路组成如下图5所示：图5（500分频电路）由上图可知500分频电路由3个74160组成，通过置数法构成。其中两个为模10的计数器另外一个为模5的计数器，通过这个电路可以得到500分频的电路，输出的波形如下图6所示：EDA(Ⅱ)9图6（500分频电路输出）其中输入的信号周期为10ns，输出信号的周期经过标尺标定后可知为5μs，验证可知分频正确。封装后的模块如下图7所示：图7（500分频模块）3.1.32分频电路2分频的电路组成由下图8所示：EDA(Ⅱ)10图8（2分频电路）由上图可知2分频的电路由一个JK触发器组成，这个JK触发器连接成了T´触发器，形成一个2分频电路。输出波形如下图9所示：图9（2分频电路输出）其中输入信号的周期为10ns，输出信号的周期用标尺标定后可知为20ns，且占空比为1:1，验证可知分频正确。封装后的模块去下图10所示：EDA(Ⅱ)11图10（2分频模块）有上面这些记得模块经过连接后可以得到符合要求的脉冲发生电路，具体如下图11所示：图11（48M分频电路）该脉冲发生电路可以输出1HZ、500HZ和1000HZ的信号，满足实验的要求，封装后的模块如下图12所示：图12（48M分频输出）3.2计时电路EDA(Ⅱ)12计时电路主要由三个计数器组成，分别是两个模60的计算器充当分秒位，一个模24的计数器充当时位。分秒向高位的进位充当下一位的时钟信号，为了方便清理电路、校分电路的工作，在计时电路里集成了一部分清零和校分的电路所需的开关。3.2.1模60计数器模60的计数器的组成如下图13所示：图13（模60计数器电路）由上图可知模60的计数器由两个74160组合而成，利用置数法在输出等于59时对两个74160置数置成0，从而使计数器完成0-59的计数。开关K1和K2分别接到74160的保持端和清零端，由74160的功能表可知，在K1=1时电路保持不动，K2=1时，对电路进行清零。在正常工作时即K1=0并且K2=0时电路的输出如下图14所示：EDA(Ⅱ)13图14（模60计数器输出）由上图可知模60的计数器可以完成正常的计数，且各个使能开关工作正常，满足实验要求，封装后的模块如下图15所示：图15（模60计数器模块）3.2.2模24计数器模24计数器的组成如下图16所示：EDA(Ⅱ)14图16（模24计数器电路）由上图可知模24的计数器由两个74160组合而成，利用置数法在输出等于23时对两个74160置数置成0，从而使计数器完成0-23的计数。开关K1接到74160的保持端，由74160的功能表可知，在K1=1时电路保持不动，在正常工作时即K1=0时电路的输出如下图17所示：图17（模24计数器输出）由上图可知模24的计数器可以完成正常的计数，且使能开关工作正常，满足实验要求，封装后的模块如下图17所示：EDA(Ⅱ)15图17（模24计数器模块）3.2.3计时电路整个完整的计时电路如下图18所示：图18（计时电路）为了使电路可以正常的计时，即在59秒时先分产生一个进位信号，在一个脉冲到来之时，分位加一，应当对秒计数器输出SQd0、SQa0、SQa1、SQc1与非后接到分位的clk，即SQd0SQa0SQa1SQc1clk，同理对于分位也是如此，即MQd0MQa0MQa1MQc1clk以此保证电路可以正常的进位和计时。在计时电路中集成了一部分校分电路、校时电路和全部的清零电路，由于在校分时需要保持秒位不动，校时时需要保持分位和秒位都不动，所以在校分时需要将校分开关连接到秒位的保持开关，校时时需要把校时开关连接到分位和秒位的保持开关，以便可以正常校分校时。具体的办法就是把校分和校时的开关和正常的保持开关相或后接到秒计数器的保持开关上，把校时和正常的保持开关相或后接到分计数器EDA(Ⅱ)16的保持开关上，这样可以保证校分时秒位保持不动，校时时分位和秒位保持不动。在清零时，只要把清零开关接到模60计数器的清零开关上即可完成清零工作。整个计时电路的工作波形图如下图19所示：图19（计时电路模块）由于过于密集可讲图片放大后可见计时电路，校分电路，校时电路清零都可以正常工作。封装后的模块如下图所示20所示：图20（计时电路模块）3．3校分电路校分电路的组成如下图21所示：EDA(Ⅱ)17图21（校分电路）上图中clk为d触发器的脉冲信号，in为正常的秒位向分位的进位信号，k为校分开关。使用d触发器的目的是消除校分开关的颤抖，使输出没有明显的毛刺导致校分出错。输出的表达式为Outkclkink，由这个表达式可知，当输入k=0时，经过化简得Outin，电路正常计时，当输入k=1时，化简得Outclk，电路可以校分，其中clk为校分时的脉冲的频率。电路正常工作时输出的波形如下图22所示：图22（校分电路输出）由上图可知校分电路可以完成校分和正常计时的要求，且校分开关可以正常工作，满足实验要求，封装后的模块如下图23所示：EDA(Ⅱ)18图23（校分电路模块）3．4校时电路由于校时电路的组成和功能与校分电路的组成和功能十分类似