vivado时序问题分析与解决方法

编译时间长得令人绝望运行结果靠运气，时对时错约束不完整--70%路径长--20%逻辑深--5%不正确的过约束--5%约束不完整›主时钟要约束›跨时钟域的约束路径长›Pipeline逻辑深›修改逻辑›Pipeline过约束›过约束是错误的，如实约束70%的时序问题的根源Vivado/ISE默认都是认为时钟都是相关的，会导致极不合理的时序约束数据›用FIFO缓冲状态/控制›可直接传递›亦可用寄存器隔离处理后，两个时钟域可以声明为异步时钟域•每个色块表示这两个时钟域之间存在路径•红色的部分表示跨时钟域时序不满足如何得到时钟关系图？•假设跨时钟域都已经正确处理•可以选择标红色的色块，右键弹出菜单，选择“SetFalsePath”•依次处理完毕•存盘，回写到XDC文件•重新综合布局布线，再次检查处理。