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项目题目:半整数分频器的设计姓名：院系：应用技术学院专业：电信（仪器仪表）学号：指导教师：综合成绩：完成时间:2011年5月25日实验六半整数分频器的设计一、实验目的：掌握半整数分频器的VHDL设计原理与方法；掌握在QUARTUSⅡ中进行简单数字系统设计的全过程；学习在Modelsim下使用TestBench对设计进行功能与时序仿真。二、实验的软硬件要求：EDA2000实验箱2、主芯片：EP1K1OTC100-33、计算机与QUARTUSⅡ软件三、实验原理：在数字系统设计中，分频器是一种基本电路。分频器的实现非常简单，可采用标准的计数器，也可采用可编程逻辑器件来实现一个整数分频器。分频器通常用来对某个给定频率进行分频，得到所需的频率。在某些场合下，用户所需要的频率与频率时钟源不是整数倍关系，此时可采用小数分频器进行分频。1小数分频的基本原理设有一个5MHz的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5，因此整数分频器将不能胜任。采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。小数分频的基本原理为脉冲吞吐计数法：设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小数分频值。例如设计一个分频系数为10.1的分频器，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为(9×10+1×11)/(9+1)=10.1从这种实现方法的特点可以看出，由于分频器的分频值在不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，使输出为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。1.2电路组成设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、一个二分频器和一个异或门组成，如图1所示。在实现时，模N计数器可设计成带预置的计数器，这样就可以实现任意分频系数为N-0.5的分频器。图1通用半整数分频器四、实验步骤：利用QuartusⅡ平台进行一般数字系统设计实验主要由以下步骤组成。异或门模N计数器f0/(N－0.5)二分频器f0/(2N－1)f01、建立工作文件2、创建工程3、编译前设置4、全程编译5、时序仿真6、引脚设置和下载7、配置文件下载8、编程配置器件五、半整数分频器代码：VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdeccountISPORT(inclk:INSTD_LOGIC;--时钟源preset:INSTD_LOGIC_VECTOR(3DOWNTO0);--预置分频值Noutclk1:OUTSTD_LOGIC;outclk2:BUFFERSTD_LOGIC);--输出时钟ENDdeccount;ARCHITECTUREdeccount_archOFdeccountISSIGNALclk,divide2:STD_LOGIC;SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINclk=inclkXORdivide2;--inclk与divide2异或后作为模N计数器的时钟outclk1=inclk;--outclk1和inclk同步PROCESS(clk)BEGINIF(clk'eventANDclk='1')THENIF(count=0000)THENcount=preset-1;--置整数分频值Noutclk2='1';ELSEcount=count-1;--模N计数器减法计数outclk2='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(outclk2)BEGINIF(outclk2'eventANDoutclk2='1')THENdivide2=NOTdivide2;--输出时钟二分频ENDIF;ENDPROCESS;ENDdeccount_arch;六、项目实验结果时序仿真：1、设置值：2、结果：功能仿真：七、项目实验分析本实验中研究的是半整数分频器的设计和EDA仿真。实验中做的是10.5的分频。按照实验原理：进行试验。但是在实验中使用时序仿真不能达到预定结果，时序比较错乱，所以使用了功能仿真，实现试验功能，试验成功。下载到硬件上工作成功。八、项目实验参考资料《EDA实验教程》陈强主编《脉冲与数字电路》陈立万主编《EDA技术与实验》陈立万主编九、小组验收记录及评价异或门模N计数器f0/(N－0.5)二分频器f0/(2N－1)f0