1.模10计数器

-1-可编程逻辑器件设计实验报告实验名称：模10计数器(异步清零，同步置数)实验目的：使用QuartusII编写VerilogHDL代码实现模10计数器，并仿真结果实验时间：年月日地点：实验室学生姓名：学号：实验名称：模10计数器(异步清零，同步置数)1、实验步骤1.创建工程文件，将顶层实体命名为counter_10。2.新建一个verilogHDLFile，并保存。3.在verilogHDLFile中输入代码，并编译。2、VerilogHDL代码modulecounter_10(clk,clr_n,ld,counter,data);inputclk,clr_n,ld;input[3:0]data;output[3:0]counter;reg[3:0]counter;always@(posedgeclkornegedgeclr_n)if(clr_n==0)counter=0;elseif(ld==1)counter=data;elseif(counter=9)counter=0;elsecounter=counter+1;endmodule3、RTL视图装订线-2-4、仿真结果