清华大学李福乐老师-集成电路设计-SAR-ADC

集成电路设计方法集成电路设计方法三、电路设计-SAR ADC李福乐李福乐清华大学微电子所提纲提纲引言•引言•DAC设计–DAC类型DAC类型–CDAC分段结构–CDAC电容失配与校准比较器设计•比较器设计–比较器类型–比较器失调与噪声比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验SARADCPrincipleSAR ADC Principle•以D/A来实现A/D, 逐次逼近•需要N次D/A和比较实现1次N位A/D转换转换•精度主要由DAC决定•无运放，低电压、低功耗深亚微米艺下很有发展潜•深亚微米CMOS工艺下很有发展潜力的结构•超低功耗，高速转换是研究热点异步时序控制–异步时序控制可实现性能可实现性能8~16 bitxk~ x00M S/sTime‐interleaved9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐b, 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved! SAR的功耗优势SAR的功耗优势实际上在中低分辨率上异步SAR结构主要Nit结构ADC的比较的速度已逼近Pipeline结构主要Nyquist结构ADC的比较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12提纲提纲引言•引言•DAC设计–DAC类型DAC类型–CDAC分段结构–CDAC电容失配与校准比较器设计•比较器设计–比较器类型–比较器失调与噪声比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验DAC topologies二进制电流型电压型电压改进型电流型R2RR2R阻容混合型电荷型匹配好；低功耗差分结构差分结构底板采样的单端与全差分结构：单端结构：需要2N个电容3bit全差分结构：单边只需2N‐1个电容3‐bitDiff‐end3‐bitSingle‐endDiff.end对于N bit差分分段结构，可以可以：M+(L‐1):考虑噪声和匹配(M‐1)+L:考虑面积单端输入+差分转换单端输入+差分转换背景：很多模拟电路输出的是单端信号很多模拟电路输出的是单端信号；差分转换结构有利于抑制共模噪声。问题：单端输入+差分转换？解决方案：1）前置单转差放大器优点原理清楚可同时作为单转差方案1优点：原理清楚、可同时作为ADC Driver缺点：增加功耗与噪声，电路复杂2）浮动顶板采样原理顶板共模浮动采样C上共模在采原理：顶板共模浮动采样，Cs上共模在采样相不改变；顶板共模通过开关电容电路来刷新和确定优点电路简单优点：电路简单单转差方案2电荷型DAC¾特点：电荷型DAC¾特点：¾集成T/H电路¾与输入相连的开关较多¾输入电容较大¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积电容大小是精度与面积功耗的权衡，可通过mento‐carlo仿真确定¾对高精度转换，输入开关键点底板采样关Ron线性须保证bootstrap！¾高位电容可采用单元温度码控制，以减小输入端毛刺，避免电荷泄漏；以及确保单调性¾高位电容可采用技¾高位电容可采用DEM技术进一步提高精度¾版图关键点：¾DACtt¾DAC output整体电路Ref: 叶亚飞实践课汇报PPT一个8bit SAR ADC的整体结构与信号关系顶板采样整体结构与信号关系顶板采样10提纲提纲引言•引言•DAC设计–DAC类型DAC类型–CDAC分段结构–CDAC电容失配与校准比较器设计•比较器设计–比较器类型–比较器失调与噪声比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验分段电容结构分析分段电容结构分析()CCkC+()12MCkCC+在①和②点分别输入其中：典型的两段分段电容结构()RLtauOVXCCkCdV⋅+=1uaLVCCdV=−12()CCCCCX()212duLLtCCC+−=()112duMtCkCC+−=在①和②点分别输入幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：ROVXdV⋅=2()LtaLtaMtCCCCCX++=保持正确权重，确保ADC线性212OOdVdV=()LLCCCk2=+uLtLuaCCkkCC⋅−=2别为：确保ADC线性，必须有：212OOdVdV()aLtaCCCk2+uaLuLtCCkkCC⋅−=2OR：两段结构的线性化设计两段结构线性化设计uLtLuaCCkkCC⋅−=21≥aCC1=k相邻跨段bit()uLLtCC12−≥uuuCkCCua1k邻跨段的权重满足2倍关系从电容匹配角度出发，我们总是希望Ca、Cd、CLt由整数个Cu构成，由此，我们的一个设计任务是，在M,L,k确定的情况下，确定Ca,Cd,CLt的值，使得它们满足ADC线性要求，同时为Cu的整数倍：分段结构设计结果方法：依次取Ca/Cu=k, k+1, k+2等，按式算直到满M=4，L=4，k=1Ca=Cu, Cd2=0M=2，L=6，k=24Ca=22Cu,Cd2=3CuM=4L=6k=22Ca=5CuCd2=12CuLCkC−2按照下式算CLt，直到满足CLt=(2^L‐1)Cu，且为Cu的整数倍M=4，L=6，k=22Ca=5Cu, Cd2=12CuM=4，L=8，k=24Ca=17Cu, Cd2=0uauLtCCkkCC⋅=2Cd1的取值不影响线性，但会影响DAC增益误差，如下一页PPT分析两段结构的增益偏差两段结构的增益偏差理想的dVo1为：RMidealOVdV⋅=21_1已推导出的关系式：()RLtauOVXCCkCdV⋅+=1增益误差：idealoidealooedVdVdVg_1_11−=推导关系式()LtaLtaMtCCCCCX++=()M()LtadMLtauLtaudeCCCCCkCCCkCCg++−=12111()212duLLtCCC+−=()112duMMtCkCC+−=()LtauLtaudMCCkCkC++−+121假设CC()aLtakCCCCkCCC≈假设：aLtCCduadCkCCCg11≈−+≈()uLtaukCCCkC+假设MadCC211≥uaCC1=kMtMteCCg≈≈假设：uukCkC2,kCCua1k结论：尽管Cd1不带来非线性误差，但会带来DAC增益误差，其值可用上面ge的表达式来近似。但整个A/D转换的增益可能不受影响？见下页两段结构的增益偏差两段结构的增益偏差如左图，考虑输入采样后，Vo点的电压为：NlulMlNrefItIoCkCDVCVV∑=−−−=12Vo点的电压为：tC⎟⎟⎟⎞⎜⎜⎜⎛−=∑=−−refNlulMlNIItoVCkCDVCCV12⎟⎟⎠⎜⎜⎝refItItoCC其中Ct为Vo点的总电容，Cit为接到VI的总采样电容；由以上公式可见，要令输入VI的量程恰好为VR，则必须有：结论：uMItkCC2=udkCC=1结论：1）ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会改变ADC增益误差；2）通常在MSB段增加Cd1kC且令Cd1对输入采样这样可使得2）通常在MSB段增加Cd1=kCu，且令Cd1对输入采样，这样可使得LSB段不参与输入采样，降低ADC输入电容，且不会导致增益误差寄生电容分析在①和②点分别输入幅度VR的阶跃，其对DAC输出V的改变量分别为()RpLtpauOVXCCCCkCdV⋅+++=231出Vo的改变量分别为：X()RupaLOVXCCCdV⋅+=−3122()()()()23231pLtpapLtpapMtCCCCCCCCCCX+++++++=这里：()()32322LLCCCCCCkdVdV+−+++−()①和②点的权重误差：()()()33232212222paLpapLtpaoooeCCCCCCCCkdVdVdVw+++++==()3322pLppCCCk−+()aLLtaCCCk2=+()()3332paLpppeCCw+=根据前面的线性化设计结果有：在实际设计中，通常有：LtapCCC3pppeCCCCCCw332−≈−≈β在实际设计中常有paaLteCCCβ为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑寄生电容设计考虑S段的寄生C2带来权重误差导致非线性•LSB段的寄生Cp2带来权重误差，导致非线性–权重误差比例固定为β，因此降低LSB端位数L，可降低非线性非线性–LSB段所用电容、Ca，采用上极板共接•Ca的上下极板间寄生Cp3直接影响权重导致非线•Ca的上下极板间寄生Cp3直接影响权重，导致非线性–版图布线要特别注意昀小化Cp3版图布线要特别注意昀小化Cp3•MSB段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差但作为时会带来约p/的增–MSB段所有电容，采用上极板共接，此为底板采样需要串联三段CDAC？CkCLuLtLuaCCkkCC⋅−=2uaLuLtCCkkCC⋅−=2OR：已知串联二段线性条件：思路利用段设计结论先分两段设计再对高位段分两段设计思路：利用二段设计结论，先分两段设计，再对高位段分两段设计以一个10bit CDAC为例，采用4‐4‐2分段结构：设计1：允许Ca为非整数Cu，则由则由uLLtCC222=uaCC342=udCC=3uLLtCC121=uaCC15161=0Cud302=dC设计2：Ca1为整数Cu，则由CC42=uLtCC211=uLLtCC222=uaCC32udCC=32=kuaCC31=uLtCC1udCC52=2=kWhichisbetter?Which is better?从声和考虑段的电容不能太小•从噪声和匹配考虑，MSB段的电容不能太小–可取k1可取•从优化电容面积考虑，可采用多段结构对于中低分辨率C优化面积和输入电容–对于中低分辨率ADC，优化面积和输入电容–对于失配，可采用校准技术提纲提纲引言•引言•DAC设计–DAC类型DAC类型–CDAC分段结构–CDAC电容失配与校准比较器设计•比较器设计–比较器类型–比较器失调与噪声比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验电容失配‐DNL微分非线性DNL：表征单个码元空间的偏差DNLn：第n个码元空间与LSB的偏差第n个码元空间= 输入n对应的输出‐输入n‐1对应的输出DNLn与总的切换电容大小有关()()uiiCCσσ2=第i个电容Ci=2iCu，则：所谓切换电容：从输入n‐1到n时，底板在正负参考之间切换的电容不分段结构()()()uuiuiCnCCCCDNLiσσσ2==由切换Ci所贡献的误差：不分段结构昀差情况出现在011…1Æ100…0的位置：()()()uuNuinCCCCDNLσσσ2max≈=∑uu降低DNL的方法：1）增大电容面积，降低σ(Cu)/Cu2）高位采用温度码编码控制，降低切换电容总值电容失配‐DNLMSB段切换Ci所贡献的误差：()()()uiLLiCCDNLσσσ222分段结构MSB段切换Ci所贡献的误差：()()()uuiuiCnCCDNLiσ222=⋅=MC1⎟⎞⎜⎛∑−昀差情况同样出现在011…1Æ100…0的位置：()()uuNLLuiinCCCCDNLσσσ2220max≈⋅⎟⎠⎞⎜⎝⎛=∑=若MSB段电容与不分段时一样大，则：()()()uuNLnnCCDNLDNLσσσ22'maxmax=≈结论：1）DNL取决于电容面积而与是否分段无关1）DNL取决于电容面积，而与是否分段无关；2）分段结构缩小了电容面积，但也增大了DNL3）分段结构中，MSB段昀好采用温度码控制，以优化DNL3）分段结构中，MSB段昀好采用温度码控制，以优化DNL电容失配‐INL积分非线性INL：表征DAC实际输出电压与理想值之间的偏差INLn：输入n对应的输出–n*LSBINLn与总的接入电容大小有关所谓接入电容：输入n时，底板接到正参考的电容输入n对应的INL，是n个单元电容总值与理想n*Cu的偏差：∑=−=hluuluhCCC