CMOS版图设计

第三章版图设计光刻工艺将光刻版（又称为掩膜）放在光刻胶层上，然后用一定波长的紫外光照射，使光刻胶发生化学反应。CMOS集成电路工艺P阱CMOSN型硅晶片(圆片)N阱CMOSP型硅晶片CMOS集成电路工艺双阱CMOSN阱CMOS工艺晶片（Wafer）直径100~300mm厚度：0.4~0.7mmP型硅晶片N阱CMOS工艺流程准备工作N阱CMOS工艺流程P型硅晶片一个芯片第一步：N阱生成1、氧化2、光刻一：N阱光刻3、N阱掺杂第二步：有源区的确定和场氧氧化1、淀积氮化硅层：生成N阱后，首先去除掉硅表面的氧化层。然后重新生长一层薄氧化层，并淀积一层薄氮化硅2、光刻二：场氧光刻，又称为有源区光刻。3、氧化层生长第三步：生长栅氧化层和生成多晶硅栅电极1、生长栅氧化层：去除掉有源区上的氮化硅层及薄氧化层以后，生长一层作为栅氧化层的高质量薄氧化层2、在栅氧化层上再淀积一层作为栅电极材料的多晶硅3、光刻三：光刻多晶硅第四步：形成P沟道MOS晶体管1、光刻四：P沟道MOS晶体管源漏光刻2、P沟道源漏区掺杂第五步：形成N沟道MOS晶体管1、光刻五：N沟道MOS晶体管源漏光刻2、N沟道源漏区掺杂第六步：光刻引线接触孔1、氧化：源漏掺杂后，去除掉表面的光刻胶和薄氧化层，重新生长一层厚氧化层。由于硅栅的保护作用，其下方的栅氧化层还保留，不会被腐蚀掉，起栅介质作用2、光刻六：引线孔光刻。第七步：光刻金属互连线1、采用蒸发或者溅射工艺在晶片表面淀积金属化层2、光刻七：互连线光刻。按照电路连接要求，生成互连线，完成管芯的制作。第八步：光刻钝化孔与通常集成电路一样，为了保护管芯表面，提高使用可靠性，生成管芯后，在表面再淀积一层保护层，又称为钝化层第九步：后工序加工以上对应教科书的3.1节版图设计师通晓基础电学概念、工艺限制及特性对版图规则拥有良好的相像和直觉的能力能够学习和使用各种各样的CAD工具绘制反相器版图版图编辑工具使用器件加工工艺流程OK！！！画N阱画扩散区画多晶硅画接触孔contact画金属1通孔via金属2版图软件CadenceLakerL-editcadenceEDA软件分类Cadence概述VHDL仿真行为综合逻辑综合可测性设计低功耗设计布局布线后仿真SynopsysAltaEpicSynopsysIKOSCadenceCompassSynopsysVantageIKOSVantageCadenceSynopsysSynopsysCompassMentorGraphicsCadenceAvant!MentorGraphicsSunriseSynopsysCompassCadence概述全球最大的EDA公司提供系统级至版图级的全线解决方案系统庞杂，工具众多，不易入手除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位具有广泛的应用支持电子设计工程师必须掌握的工具之一Cadence概述System-LevelDesignFunctionVerificationEmulationandAccelerationSynthesis/Place-and-RouteAnalog,RF,andMixed-SignalDesignPhysicalVerificationandAnalysisICPackagingPCBDesign面临的问题软件cadence学习现在所需要的版图设计工具VirtuosoLayoutEditor版图验证工具Diva版图版图的尺寸与电路参数的对应电路设计电路参数？电路仿真cadence电路设计工具Composer工艺…..设计思路晶体管级电路设计版图设计版图验证晶体管级电路设计建议用orcad（spice）（PC版）与cadence软件较相似3.2绘图层版图设计师所需绘制版图的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。绘图层数目的最小化，降低了CAD软件的计算需求，减小了人为错误并简化了分层管理。生成光学掩模的掩模层或者分层的形状有时会和绘图层不同。3.2绘图层掩模层的层数可能比绘图层多很多。附加的掩模层是从绘图层中自动生成的。为了适应制造工艺的变化，掩模层的尺寸可能会根据绘图层做一定的调整。这个调整会由制版工艺自动完成。所提到的“层”，都是指绘图层。3.3晶体管版图简介版图学会画版图认版图NMOSPMOSVSSVDDINOUT绘图层5层DRC规则画版图，认版图P32P28，P26MVSSMVSSMVSSMVSSMMVSSVSSMVSSMVSS3.7.2棒形图U11A740412U10A740412共用电源节点以节省面积P493.7.2棒形图P43U1A7401231U2A740412U3A7402231U4A74271213123.7.3层次化设计上述例子就是层次化设计的一个例题层次化设计是指这样一种设计，它使用其他组元作为自身结构的一部分。其他组元的尺寸提出问题W=200um，L=1um的MOS某电路中需要一个宽为200um，长为1um的MOS管。保持管子长、宽不变，减小了寄生参数天线规则P172Source-drainsharing,devicesplittingandparasiticreductionarefundamentaltechniquesusedthroughoutCMOSlayout.Youcanusethesetechniquesonmanydevicesotherthanoursmallexample.Keepyoureyesopenforopportunity.3.8指状晶体管版图P50P156接触孔的总电阻P1393.6通用设计规则P39P41P563.9P593.10P603.11ASIC设计方法按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法全定制方法是一种基于晶体管级的，手工设计版图的制造方法半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法问题版图的尺寸与电路参数的对应CMOS数字集成电路------分析与设计采用0.8um双阱CMOS工艺设计一位二进制全加器电路求和信号和进位信号的传输延时1.2ns(最坏情况)求和信号和进位信号的总转换延时1.2ns(最坏情况)电路面积1500um2VDD=5V，fMAX=20Mhz时的动态功耗1mW参数的计算器件的线性电阻1()nnGTnRVV()nnoxWCLoxoxoxCtGoxGCCA同理,P器件的线性电阻1()ppGTpRVV()ppoxWCLoxoxoxCtGoxGCCA有一个宽长比=4的nFET。为了构造一个与nFET具有相同电阻的pFET，pFET的宽长比=？已知2.4npnp()()noxnpoxpWWCCLL()()2.4*49.6npnpWWLLCMOS反向器的直流特性VMOUTA要求12MDDVVnp则即''()()()nnpnnppk'nnoxkC'npoxkC例题1一个CMOS反向器，其工艺具有下列参数要求VM=1/2VDD，求反向器管子的尺寸'2140/nkAV'260/PkAV0.7TnTpVVV3DDVV例题2一个CMOS反向器，其工艺具有下列参数如果反向器管子的尺寸相同，求VM'2140/nkAV'260/PkAV0.7TnTpVVV3DDVV1nDDTpTnpMnpVVVV例题21nDDTpTnpMnpVVVV''''30.7*0.71.331npMnpkkVVkk反向器的开关特性(瞬态特性)上升时间2.2rpouttRC下降时间2.2fnouttRC1()ppDDTpRVV1()nnDDTnRVVmax1rfftt定义例题3一个CMOS反向器电路，其工艺具有下列参数求fmax'2150/nkAV'242/PkAV0.7TnVV3.3DDVV0.85TpVV150outCfF()6nWL()8pWL1822.9()ppDDTpRVV2.2271.55rpouttRCps1427.35()nnDDTnRVV2.2141fnouttRCps9max12.4210rffHztt与非门，或非门的设计考虑DC特性（电压传输特性）开关特性（瞬态特性）DC特性常被认为不如开关特性重要设计其它门（非反向器）时，用反向器作为参照，使得上升时间近似等于下降时间。然后再去检查DC特性，以保证其合理性rfttpeqneq3np设peqneq3np设rftt采用0.8um双阱CMOS工艺设计一位二进制全加器电路求和信号和进位信号的传输延时1.2ns(最坏情况)求和信号和进位信号的总转换延时1.2ns(最坏情况)电路面积1500um2VDD=5V,fMAX=20Mhz时的动态功耗1mW逻辑图电路图，参数，开关特性版图，版图面积，开关特性