Libero_9.1_件的安装与应用

深圳强旭电子开发有限公司1Libero9.1快速入门——ActelFPGAs设计指南FAE：尹龙飞电话：[phone]ActelFPGA开发环境需要多个软件的支持，在每个阶段调用不同的软件来完成相应的功能，例如：综合是调用Synplify，综合前后仿真是调用ModelSim，布局布线是调用Designer，下载是调用FlashPro等等，可以利用其它公司成熟的工具，每个阶段都可以让用户来“量身定做”，而且由于它有这些强大功能的软件支持可以实现资源的最大优化。本文主要介绍了ActelFPGA的集成开发环境IDE的使用，从软件的安装和设置，以及通过一个简单的例子说明如何使用IDE中集成的第三方软件，如：Synplify、ModelSim等，可以帮助读者快速入门，缩短开发时间。第一章第一章第一章第一章Libero9.1Libero9.1Libero9.1Libero9.1的安装的安装的安装的安装1.1安装环境要求：适合于window2000或者XP系统，需要的磁盘空间1.5G左右，也可以适当的精简一些第三方软件来减少占用空间，内存需求125M以上。1.2安装过程：（1）安装软件从光盘里复制或者从Actel官方网站下载：=win深圳强旭电子开发有限公司1图1.1启动安装(2)按默认选择下直接点next进行安装图1.2安装选择(3)按照如下图选择同意协议进行安装然后点next深圳强旭电子开发有限公司1图1.3安装协议选择(4)选择安装路径后然后next图1.4安装路径选择(5)然后按照默认一直点next，直到进行安装（注意在选择器件时候全部选择，对于软件选择除了提供默认的3种，其他可根据用户自己选择）深圳强旭电子开发有限公司1图1.5安装(6)最后等待安装就是了图1.6安装在安装最后需要License,我们选择的是LiberoGoldLicense有效期一年，对于License的申请，请发送你的硬盘ID到深圳强旭邮箱：Email:[e-mail]对于硬盘号的获取如下：点击开始菜单—〉运行—〉输入CMD—〉弹出DOS窗口—〉命令行中输入dir，回车（如图1.9所示）—〉记录卷序列号，注意一定是C盘的序列号，发送邮件到深圳强旭电子，并且在邮件中注明您的电脑操作系统类型、公司名称、公司地址、联系人、E-mail、电话、开发板用途等信息，方便我们技术支持；深圳强旭电子开发有限公司1然后接收我们给你的License，在软件里选择License路径就可以了；第二章第二章第二章第二章Libero9.1Libero9.1Libero9.1Libero9.1应用应用应用应用2222．．．．1111工程建立工程建立工程建立工程建立2．1.1打开Libero9.1软件界面如下：深圳强旭电子开发有限公司1图2.1Libero9.1界面2.1.2创建工程点击Project-newproject弹出如下界面：深圳强旭电子开发有限公司1Projectname:输入工程名称Projectlocation:选择工程路径PreferredHDLtype:可选硬件语言类型，如果你用VHDL你就选择VHDL，如果你用Verilog你就选择Verilog，我这里用的是Verilog；然后点击next2.1.3选择器件Family:表示选择器件家族Die：选择器件Package：选择的封装然后点next2.1.3选择软件工具：界面如下深圳强旭电子开发有限公司1Synthesis：综合工具为SynplifyAESimulation：仿真工具为modelsimAEStimulus:信号激励工具WFL，我这直接用verilog程序激励，所以没装WFLProgramming：烧写工具FlashProAdd:表示添加工具Edit:表示编辑工具Remove:表示移除工具然后点击next2.1.4添加文件：界面如下深圳强旭电子开发有限公司1AddFiles:添加文件AddLinks:添加文件链接RemoveFiles：移除文件然后next然后finish工程建立完毕，后面就是文件输入。2.22.22.22.2文件输入文件输入文件输入文件输入设计文件生成可以有三种方式，HDL语言生成、SmartGen生成、ViewDraw原理图输入，其中HDL语言生成是最常用也是移植性最好的；如果我们想用到Actel公司一些现成的模块就必须用到SmartGen，例如：RAM、ROM、加法器还有IPCore等；对于HDL语言不熟悉或者习惯于用原理图来搭建顶层设计的用户可以使用原理图的输入，我们可以选择其中的一种作为我们的设计输入，这里为了介绍，将详细介绍第一种方法，其他两种简要介绍。注意：对于本例程只用到了方式一HDL语言生成，其他两种方式是做介绍用，生成的模块并不和本例程一起使用。（下面介绍了两种输入形式）2.2.1.1HDL语言输入两种方式选择HDL语言输入：一种是如下图直接点击HDLEdit；另外一种方式点击file-new；深圳强旭电子开发有限公司1然后出现如下界面：选择VerilogSourcefile在Name中填入文件名字；ok一个Verilog文件建立了；然后就可以编写Verilog代码了；深圳强旭电子开发有限公司12.1.1.2SmartDesign设计输入SmartDesign设计输入就是原理图设计输入，点击如下图中的SmartDesign或者File-New-然后进入如下界面，选择smartDesignComponent，输入模块名称，（我这里随便起的一个名字dfd）进入如下界面：如图红线部分双击选择PLL-Static.然后进入如下界面：对PLL进行相关设置就点击Generate,深圳强旭电子开发有限公司1然后看下图，在左边就生成了一个PLL1，直接用鼠标拉进到中间界面就生成了如下图中间红线一个原理图模型，然后就是连线了然后连线，如果图中对应某个信号要直接连到最顶层连接FPGAIO,对应在这个信号点右键选择promotetotoplevel,点击下图的红线部分然后在表格中进行连线，连好线在把你的模块设置为setAsroot(设置为顶层文件)然后generate，输入完成；深圳强旭电子开发有限公司12.2.2前仿真点击如下图Simulation-Runpre_Synthesis进行前仿真（前提是在HDL输入设计时候写好了测试代码）然后进入modelsim仿真深圳强旭电子开发有限公司12.2.3综合如下图点击Synthesis综合就会弹出如下图界面：点击Run开始综合，深圳强旭电子开发有限公司1Run完后点击ViewLog查看编译信息。包括errowarining以及资源与时序情况。以下就是资源利用情况：深圳强旭电子开发有限公司12.2.4综合后仿真点LiberoProject-Setting-Flow下勾上如图中红线部分（这在综合后仿真（在modelsim中点RunPost-Synthesis）须勾上，其余时候不要勾）;然后按照前仿真一样操作（注意：此时点simulation-Runpost-Synthesis）仿真完后要把刚才勾的去掉；2.2.5布线与设计约束如下图点击红线勾的Place&Route进入Designer深圳强旭电子开发有限公司1图2.2.5.1进入图2.2.5.2的Designer界面，点击ok图2.2.5.2进入如下图，选择你的来源文件，默认就是你现在的工程，直接点击ok，深圳强旭电子开发有限公司1进入如下图，点ok然后进入下图的界面，开始可以对工程进行编译，点击下图中红线中的Compile深圳强旭电子开发有限公司1进入如下图界面，点击ok：进入下图界面，进行编译，编译成功则为绿色。深圳强旭电子开发有限公司1然后点击对应你要进行的约束，如配置IO，点击I/OAttributeEditor,进入如下界面，你可以配置你的IO，以及IO电平选择以及输出电流选择和负载电容选择，在配置完后点击左上脚File-CommitandCheck,如果commitSuccess就ok了然后直接点下图的Layout,让FPGA自己总动内部布线，ok后会为绿色，然后点Back_Annotate生成反标注文件，用来进行后仿真使用，ok后点击ProgrammingFile，生成深圳强旭电子开发有限公司1下载文件点击ProgrammingFile出现如下图，深圳强旭电子开发有限公司1因为ActelFPGA具有FlashLock与AES加密功能，所以如果你要加密，则在Securitysetting勾中，一般在开发阶段不要勾中。点击Finish，生成下载文件。如果加密则点击next,此时，你选择安全性级别为None,选择None则不加密Medium,加密等级为中，选择了FlashLock功能，只要在Passkey输入你的密钥（注意，输入后千万要记得，否则，芯片就报废了）High，加密等级最高，选择了FlashLock+AES加密，在Passkey和AESkey输入密钥（注意，输入后千万要记得，否则，芯片就报废了）。然后Finish，下载文件生成完毕，就最后一步了，烧写文件。当然你也可以点击入图中的按钮，查看下功耗，这时你会发现Actel的FPGA的低功耗可不是吹的。2.2.6：烧写文件点击红线中的Programming，进入烧写文件部分，记得先插上FlashPro下载线哦。深圳强旭电子开发有限公司1然后进入下图烧写，因为基于Flash的，要先擦除，所以要耐心等等哦。不过也蛮快的了，呵呵。点击PROGRAM。所有设计中要千万注意芯片型号的选择和封装正确性。最后我公司祝你开开心心工作，每天都在进步。有什么问题可以联系我！-深圳强旭电子开发技术有限公司-FAE:尹龙飞-电话：[phone]