数字系统(EDA)样卷

4课程自测—样卷11.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。一、单项选择题《数字系统设计》样卷（10小题，每题2分，共20分）A.FPGA是基于乘积项结构的可编程逻辑器件•FPGA是全称为复杂可编程逻辑器件•基于SRAM的FPGA器件，在每次上电后必须进行一次配置•在Altera公司生产的器件中，MAX7000系列属FPGA结构4课程自测-《数字系统设计》样卷2.IP核在IC领域被理解为完成某种功能的设计，以版图方式提供的IP被称为()。A.硬IPB.固IPC.软IPD.都不是3.已成为IEEE标准的HDL语言有（）。A.VHDL和AHDLC.AHDL和VerilogHDLB.VerilogHDL和VHDLD.只有VerilogHDL4.本课程实验开发系统上的下载板所配置的目标芯片的型号是()。A.FLEX10K系列EPF10K10LC84-3B.FLEX10KE系列EPF10K30EFC484-1C.FLEX10K系列EPF10K10LC84-4D.MAX7000系列EPM7096LC84-74课程自测—样卷14课程自测-《数字系统设计》样卷5.在MAX+plusII中，所建立的原理图设计文件保存的后缀名是()。A.*.tdfB.*.gdfC.*.vhdD.*.scf6.下列对现代EDA技术基本特点的描述中，错误的是（）。A.支持硬件描述语言进行设计B.普遍采用标准化和开发性框架结构C.具有高层综合和优化功能D.完全支持软、硬件协同设计A.非阻塞赋值语句的赋值符号为“=”B.阻塞赋值语句在语句块结束时才完成赋值操作C.非阻塞赋值语句在在该语句块结束时就立即完成赋值操作D.阻塞赋值语句的赋值符号为“=”7.下列对阻塞与非阻塞赋值语句的描述中，正确的是（）。4课程自测—样卷14课程自测-《数字系统设计》样卷8.在下面的程序段中，当address的值等于5'b0x000时，问casex执行完后，输出out的值等于()。casex(address)5'b00??1:out=2'b11;5'b01???:out=2'b10;5'b10?00:out=2'b01;default:out=2'b00endcaseA．out=2'b1C．out=2'b01B．out=2'b10D．out=2'b004课程自测—样卷14课程自测-《数字系统设计》样卷9.下列关于VerilogHDL的标识符及数据定义的说法中，错误的是（）。A．COUNT和count是两个不同的标识符B．\wait、initial、4sum都是非法的标识符定义C．16、'd2a、b0x110都是错误的整形数定义D．Module不是Verilog的关键字10.以下哪个选项是VerilogHDL语言支持的三种基本描述方式（）。①数据流描述②门级描述③行为描述④结构描述⑤过程描述⑥功能描述A．⑥②①C．④⑤①B．⑥④①D．①③④4课程自测—样卷14课程自测-《数字系统设计》样卷1.将PLD按结构特点来分类，可分为()和()两大类。二、填空题（18个空，每空1分，共18分）2．ASIC的中文全称是()。3．EDA技术经历了()、()、EDA三个发展阶段。4.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→()→()→在线测试。5．VerilogHDL所提供的两大物理数据类型是：()、()。4课程自测—样卷14课程自测-《数字系统设计》样卷清空清空清空清空阵列型单元型专用集成电路电子CAD电子CAE时序仿真下载编程清空连线型寄存器型6．在MAX+plusII中，Simulator所代表的含义是(),CreateDefaultSymbol所代表的含义是()。7．在MAX+plusII中利用VerilogHDL语言建立文本文件时，保存的文件名称必须和()一致。所建立的波形仿真文件的后缀名为()。8．若A=5'b11001,则A2得到的结果是(),|A得到的结果()。9．若A=5'b11001，B=5'b101x1,则A&&B=()。10．若a=5'b11x01,b=5'b11x01,则，a==b得到的结果是()。11．若a=1'b1,b=2'b00,c=3'b101,则{a,2{b},c}=()。4课程自测—样卷14课程自测-《数字系统设计》样卷清空仿真器生成默认图元模块名.scf清空5'b001001清空清空清空清空1X8'b100001011.SoC三、名词解释（4小题，每题3分，共12分）2．综合3．布局4.功能仿真4课程自测—样卷14课程自测-《数字系统设计》样卷重置系统芯片，指把一个完整的系统集成在一个芯片上。重置指将较高层次的设计描述自动转化为较低层次描述的过程。重置是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使它们易于连线，且连线最少。重置不考虑信号时延等因素的仿真，称为功能仿真，也叫前仿真。1.什么是PLD?PLD按集成度如何分类？四、简答题（3小题，每题5分，共15分)2．什么是ISP技术？其优点是什么？4课程自测—样卷14课程自测-《数字系统设计》样卷重置答：PLD是可编程逻辑器件的简称，是通过编程可以让其产生一定功能的逻辑器件。按集成度分，PLD可以分为简单PLD（SPLD）和复杂PLD（HDPLD）。简单PLD可以分为：PROM，PLA，PAL，GAL；复杂PLD可以分为：CPLD，FPGA。重置答：在系统编程，指的是对器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的能力。ISP技术使PLD器件的编程变得非常容易，而且允许用户先制板、装配、后编程，然后进行系统的调试，如果在调试中发现问题，可以再基本不改动硬件电路的前提下，只需修改PLD芯片内的设计，然后重新对器件进行在线编程就可以实现改动，非常方便。3.什么是Top_down设计？4课程自测—样卷14课程自测-《数字系统设计》样卷答：Top_down设计，即自顶向下的设计。这种设计方法首先从系统入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表，其对应的物理实现可以是PLD器件或专用的集成电路(ASIC)。重置五、编程题（6小题，共35分)line1moduleFA(a,b,cin,sum,cout);line2inputcin;line3input[3:0]a,b;line4outputsum,cout;line5regcout;line6always@(aorborcin);line7(cout,sum)=a+b+cin;line7endmodule1.如下所示的四位全加器的Verilog程序中共有四处错误，找出，并改正(其中的line1～line7指第1行到第7行)。（4分）4课程自测—样卷14课程自测-《数字系统设计》样卷重置答：①line4应分成两条语句来写，分别为“outputcout;output[3:0]sum”②line6语句最后面的分号“；”要去掉③line6前应添加一条数据类型声明语句：“reg[3:0]sum;”④line7应改为：“{cout,sum}=a+b+cin；”modulemux2_1(_______________);（1分）input________________;（1分）output________________;（1分）assign___________________;（2分）endmodule2.对照右图，将如下Verilog程序补充完整。(5分)selabF104课程自测—样卷14课程自测-《数字系统设计》样卷重置答：a,b,sel,F(1分)a,b,sel(1分)F(1分)F=sel?a:b;(2分)moduleupdown_count(d,clk,clear,load,up_down,qd);input[3:0]d;inputclk,clear,load,up_down;output[3:0]qd;reg[3:0]qd;always@(posedgeclk)beginif(!clear)qd=4’h00;elseif(load)qd=d;elseif(up_dwon)qd=qd+1;elseqd=qd-1;endendmodule3.分析如下Verilog程序所描述的逻辑功能。（5分）4课程自测—样卷14课程自测-《数字系统设计》样卷重置答：一个上升沿触发(CLK)，低电平有效同步清零端(clear)，高电平有效同步置数端(load)的16位可逆计数器，其中up_down为计数可控端，当up_down为1，加计数，up_down为0，减计数。4.写出下图所示电路的Verilog结构描述程序。（5分）4课程自测—样卷14课程自测-《数字系统设计》样卷重置答：moduleDFF(D,CP,Q,NQ);inputD,CP;outputQ,NQ;wireND,R,S;not(ND,D);nandN1(R,D,CP),N2(S,ND,CP);nandN3(Q,NQ,R),N4(NQ,Q,S);endmodule5.某控制电路的输入(rst,clk)与输出(Count_en,Count_load)的时序关系如下图所示，试写出能够实现该电路功能的Verilog模块程序。(8分)4课程自测—样卷14课程自测-《数字系统设计》样卷重置答：modulectrl(clk,rst,Count_en,Count_load);outputCount_en,Count_load;inputclk,rst;regCount_en,Count_load;always@(negedgeclkornegedgerst)beginif(!rst)beginCount_en=0;Count_load=1;endelsebeginCount_en=~Count_en;Count_load=~Count_load;endendmodule答案二答案二6.下面所列为半加器的Verilog程序代码，对照如下所示的由此半加器构成的全加器电路原理图，用调用半加器模块的方式编写全加器(模块名为：FA)的Verilog模块(假定半加器HA模块与全加器模块FA存放为同一路径下的两个不同文件)。（8分）moduleHA(A,B,S,C);inputA,B;outputS,C;xor(S,A,B);and(C,A,B);endmodule4课程自测—样卷14课程自测-《数字系统设计》样卷end重置答：'includeHA.vmoduleFA(A_in,B_in,C_in,);inputclk,rst;outputS_out,C_out;wireS1,C1,C2;HAh1(A_in,B_in,S1,C1);HAh2(.B(S1),.A(C_in),.S(S_out),.C(C_out));orO(C1,C2);endmodule1.下面关于VerilogHDL语言的说明中，错误的是（）。一、单项选择题《数字系统设计》样卷（10小题，每题2分，共20分）A.VerilogHDL语言既是一种行为描述语言又是一种结构描述语言B.VerilogHDL程序是由模块构成的。每个模块实现特定的功能，模块可以进行层次嵌套C.VerilogHDL语言是在C语言的基础发展而来的，又与C语言有着本质的区别D.VerilogHDL语言是1985年在美国国防部的支持下推出的超高速集成电路硬件描述语言4课程自测—样卷14课程自测-《数字系统设计》样卷2.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是()。A.CPLD即是现场可编程逻辑器件的英文简称B.CPLD是基于查找表结构的可编程逻辑器件C.早期的CPLD是从GAL的结构扩展而来D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构3.本课程实验开发系统上的下载板所配置的目标芯片的