7-存储器和阵列结构设计

超大规模集成电路基础2012存储器和阵列结构设计许晓琳([e-mail])电子科学与应用物理学院合肥工业大学存储器和阵列结构设计.2本章重点1.存储器的分类和结构2.只读、非易失性及读写存储器的数据存储单元3.外围电路——灵敏放大器、译码器、驱动器和时序产生器4.存储器设计中的功耗和可靠性问题存储器和阵列结构设计.312.1引言•密集的数据存储电路是数字电路或系统设计者的主要考虑之一•将存储单元组成大的阵列，这可以使外围电路的开销最小并增加存储密度•本章的意义在于它应用了大量前几章中介绍过的电路技术•存储器设计可以看成一个高性能、高密度和低功耗电路的设计实例存储器和阵列结构设计.412.1.1存储器分类•时序参数–读出时间/写入时间/读周期/写周期存储器和阵列结构设计.5半导体存储器分类Read-WriteMemoryNon-VolatileRead-WriteMemoryRead-OnlyMemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAMDRAMMask-ProgrammedProgrammable(PROM)FIFOShiftRegisterCAMLIFO存储器和阵列结构设计.612.1.2存储器总体结构和单元模块Word0Word1Word2WordN22WordN21StoragecellMbitsMbitsNwordsS0S1S2SN22A0A1AK21K5log2NSN21Word0Word1Word2WordN22WordN21StoragecellS0Input-Output(Mbits)IntuitivearchitectureforNxMmemoryToomanyselectsignals:Nwords==NselectsignalsK=log2NDecoderreducesthenumberofselectsignalsInput-Output(Mbits)Decoder存储器和阵列结构设计.7存储阵列Problem:ASPECTRATIOorHEIGHTWIDTHAmplifyswingtorail-to-railamplitudeSelectsappropriateword存储器和阵列结构设计.8层次化的存储结构优点：1、本地字线和位线的长度较短2、快地址只用来激活被寻址的块节省功耗存储器和阵列结构设计.9SubglobalrowdecoderGlobalrowdecoderSubglobalrowdecoderBlock30Block31128KArrayBlock0Block1ClockgeneratorCS,WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoderandblockselectorBitlineloadTransfergateColumndecoderSenseamplifierandwritedriverLocalrowdecoder[Hirose90]例12.2层次化的存储结构存储器和阵列结构设计.10CAM存储器AddressDecoderData(64bits)I/OBuffersComparandCAMArray29words364bitsMaskControlLogicR/WAddress(9bits)Commands29ValidityBitsPriorityEncoder•支持3种工作模式：读、写和匹配存储器和阵列结构设计.11存储器时序DRAM时序多路分时寻址技术SRAM时序自定时技术存储器和阵列结构设计.1212.2存储器内核•只读存储器–NORROM/NANDROM•非易失性读写存储器–EPROM/EEPROM/Flash•读写存储器–SRAM/DRAM存储器和阵列结构设计.1312.2.1只读存储器•工作原理•优缺点比较WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二极管ROMMOSROM1MOSROM2图12.9ROM的1和0单元的不同实现方式存储器和阵列结构设计.14思考题12.1MOSNORROM阵列确定图12.10的ROM中存放在地址0、1、2和3处的数据值注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量WL[0]VDDBL[0]WL[1]WL[2]WL[3]VbiasBL[1]Pull-downloadsBL[2]BL[3]VDD存储器和阵列结构设计.15思考题12.2MOSNORROM存储器阵列确定图12.11的ROM中存放在地址0、1、2和3处的数据值WL[0]GNDBL[0]WL[1]WL[2]WL[3]VDDBL[1]Pull-updevicesBL[2]BL[3]GND存储器和阵列结构设计.16ROM存储器编程•存储单元和上拉晶体管尺寸的问题•噪声容限换取性能•ACTIVE和CONTACT编程方式的比较Cell注意在布线GND信号时采用了扩散区PolysiliconMetal1DiffusionMetal1onDiffusion存储器和阵列结构设计.17•单元的大部分面积用于位线接触和接地连接•解决方案：采用不同的存储器结构未被选中的行，字线全部为高电平WL[0]WL[1]WL[2]WL[3]VDDPull-updevicesBL[3]BL[2]BL[1]BL[0]思考题12.31MOSNANDROM确定图12.13的ROM中存放在地址0、1、2和3处的数据值存储器和阵列结构设计.18•NAND结构的主要优点(a)采用Metal-1层编程(b)采用降低阈值注入CellPolysiliconMetal1DiffusionMetal1onDiffusion存储器和阵列结构设计.19思考题12.3NOR和NANDROM的电压摆幅假设图12.12和图12.14中的版图采用我们标准的0.25mCMOS工艺实现，确定PMOS上拉器件的尺寸使最坏情况下VOL1.5V(VDD=2.5V)。这相当于字线摆幅为1V。确定88和512512阵列的值1.NORROM因为每次最多只有一个晶体管可以导通，所以VOL的值与阵列尺寸无关，也与阵列编程无关。所要求的PMOS器件的尺寸(W/L)p=5.242.NANDROM由于是串联链，VOL的值与存储器尺寸(行数)及编程都有关对于(88)阵列：=0.49对于(512512)阵列：=0.0077所以，NANDROM很少用于8行或16行以上的阵列中存储器和阵列结构设计.20思考题12.4字线和位线的寄生参数考虑512512阵列的情形1.NORROM•字线寄生参数–线电容和栅电容–线电阻(多晶硅)•位线寄生参数–电阻不起作用(铝线)–漏电容和栅漏电容ROM的瞬态性能•瞬态响应的定义•存储阵列的大部分延时来自互连寄生参数VDDCbitrwordcwordWLBL存储器和阵列结构设计.212.NANDROM•字线寄生参数–同NORROM•位线寄生参数–串联晶体管链的电阻–漏/源和整个栅电容VDDCLrwordcwordcbitrbitWLBL存储器和阵列结构设计.22例12.5一个512512NORROM的传播延时1.含有M个单元的分布rc线的字线延时tword=0.38(rwordcword)M2=0.38(17.5Ω(0.049+0.75)fF)5122=1.4ns2.对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉器件和一个(1.3125/0.25)上拉晶体管Cbit=512(0.8+0.009)fF=0.46pFtHL=0.69(13kΩ/2||31kΩ/5.25)0.46pF=0.98nstHL=0.69(31kΩ/5.25)0.46pF=1.87ns说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻•利用计算数据和等效模型，可以推导出存储器内核及其部件的传播延时的估计值•解决字线延时问题–从两端驱动地址线和采用金属旁路线–仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时存储器和阵列结构设计.23例12.6一个512512NANDROM的传播延时1.字线延时与NOR的情况相似tword=0.38(rwordcword)M2=0.38(15Ω(0.049+0.56)fF)5122=1.3ns2.关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。(忽略上拉晶体管的影响)tHL=0.388.7kΩ0.85fF5112=0.73stLH=0.69(31kΩ/0.0077)(5110.85fF)=1.2s说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较小的模块似乎是唯一合理的选择存储器和阵列结构设计.24功耗与预充电的存储阵列NAND和NOR结构继承了伪NMOS门的所有缺点：•有比逻辑–VOL是由上拉和下拉器件的尺寸比决定的•静态功耗–当输出为低电平时，在电源轨线之间存在静态电流通路例12.7NORROM的静态功耗考虑(512512)NORROM的情况。可以合理地假设平均有50％的输出是低电平。假设静态电流大约等于0.21mA(输出电压为1.5V时)。这意味着在没有任何操作时，总静态功耗为(512/2)0.21mA2.5V=0.14W存储器和阵列结构设计.25•解决方案：采用预充电逻辑WL[0]GNDBL[0]WL[1]WL[2]WL[3]VDDBL[1]PrechargedevicesBL[2]BL[3]GNDpreφPMOS预充电器件的尺寸可以按需要设计得较大，而时钟的设计变得更加困难存储器和阵列结构设计.2612.2.2非易失性读写存储器浮栅晶体管•多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅FloatinggateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面图电路符号存储器和阵列结构设计.27•它的阈值电压是可编程的0V5V0VDS5V2.5V5VDS20V10V5V20VDS雪崩注入移去编程电压后电荷仍被捕获编程形成了较高的阈值VT•由于浮栅为SiO2所包围，而SiO2是一个极好的绝缘体，所以被捕获的电荷可以在浮栅上存放许多年，即使在电源电压被移去之后也是如此，这就是易失性存储的机理存储器和阵列结构设计.28可擦除可编程只读存储器(EPROM)•优点–结构简单、密度极高、可以低成本来生产大容量存储器•缺点–擦除过程慢、有限的耐久性、编程过程功耗很大–擦除过程必须在“系统外”进行存储器和阵列结构设计.29电擦除可编程只读存储器(EEPROM)FloatinggateSourceSubstratepGateDrainn1n120–30nm10nm-10V10VIVGDWLBLVDD存储器和阵列结构设计.30快闪电擦除可编程只读存储器(Flash)•应用最普遍的非易失性存储器结构•是EPROM和EEPROM方法的组合•一次擦除许多存储单元——Flash概念的来源Controlgateerasurep-substrateFloatinggateThintunnelingoxiden1sourcen1drainprogramming存储器和阵列结构设计.31•NORFlash存储器的基本操作A.擦除操作存储器和阵列结构设计.32•NORFlash存储器的基本操作B.写操作存储器和阵列结构设计.33•NORFlash存储器的基本操作C.读操作存储器和阵列结构设计.34非易失性存储器的新趋势•多位存储的非易失性存储器•FRAM•MRAM•非易失性读写存储器——小结存储器和阵列结构设计.3512.2.3读写存储器(RAM)静态随机存取存储器(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ存储器和阵列结构设计.36例题12.8CMOSSRAM——读操作WLBLVDDM5M6M4