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EDA设计Ⅱ实验报告——多功能数字钟设计学院：自动化学号：0810190145姓名：张骞指导老师：谭雪琴完成时间：2011年5月15日多功能数字钟设计1摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。关键字：软件;数字钟;模块化;VHDL;Abstract:UsingtheQuartusIIsoftwaredesignadigitalbellwiththeblockingmethod.ThedesigntakestheorydrawinginsteadofVHDLlanguage.Afteremluatinganddebugingsuccessfully,translateandeditthecode.Then,downloadtheresulttotheprogrammableSmartSOPCsystemandtestitinhardware.Realizingthesoulofdesigninghardwarebysoftware.Keywords:software;digitalbell;blockingmethod;VHDL目录一设计内容……………………………………………………………3二设计要求………………………………………………………………3二方案论证……………………………………………………………………4总体电路图…………………………………………………………………4基本计时电路的工作原理…………………………………………………5附加闹钟电路的工作原理…………………………………………………5整个时钟原理框图…………………………………………………………6三基本计时电路子模块设计原理……………………………………………621、脉冲发生电路…………………………………………………………62、计时电路……………………………………………………………103、校分校时保持清零电路………………………………………………144、动态译码显示电路……………………………………………………155、报时电路………………………………………………………………186、消颤开关组电路………………………………………………………197、基本计时电路综述……………………………………………………21四闹钟电路子模块设计原理………………………………………………221、闹钟开关消颤及校时校分清零电路…………………………………222、闹钟与计时校时分复用电路…………………………………………253、比较电路………………………………………………………………264、2选1显示复用电路…………………………………………………275、报时音乐电路…………………………………………………………286、音乐选择电路…………………………………………………………297、音乐产生电路…………………………………………………………30五未实现功能的原理简述……………………………………………………361、秒表……………………………………………………………………362、万年历…………………………………………………………………373、模块化与接口设计……………………………………………………37六程序下载、仿真与调试……………………………………………………38七实验总结与感想……………………………………………………………39一、设计内容设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。二、设计要求32.0基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；2.1提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；2、闹表设定功能；二、方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调节功能。图1为实验功能方框图：4显示译码电路计时电路整点报时电路脉冲产生电路校分电路校时电路保持电路闹钟报时电路闹钟设定电路清零电路星期调整电路闹铃关闭电路音乐产生电路图1实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。5保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。音乐产生电路。本实验中音乐是《欢乐颂》的前半部分，共32个节拍，5个音频。32个5个音频的频率由分频器产生，32个节拍需按照顺序产生，且要能够循环。因此用译码器循环按序选取音频，所以需要一个模5循环计数器和一个5-32译码器。译码选中位与所需的音频相与之后送入蜂鸣器产生音乐效果。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。闹铃关闭功能。考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。实验中实现此功能的需要一个触发器来实现。星期设定电路功能。星期显示功能由模7计数器构成，1~6时为顺序计数，星期日显示为8，即从6跳过7直接进入8，然后再由8进入1。由此可见，需要设定这样一个计数器：在一次循环计数过程中，要有两次置位，且两次所置数有所不同。三、基本计时电路子模块的设计原理1、脉冲发生电路（分频电路）脉冲发生电路将实验箱48MHz的频率分频成1Hz（供系统时钟），2Hz（快速校分、校时）以及1KHz和500KHz（供闹钟电路）。此外，报时音乐电路的闹铃音乐也需要各种频率的脉冲，将在音乐电路中讨论。6模块封装：内部电路：由内部电路可知，分频电路由2分频电路、24分频电路、1000分频电路构成，其中24分频电路由3分频电路和3个2分频电路组成的8分频电路构成。以下分别讨论：1.12分频电路（1）模块封装：div2idiv2odiv2inst（2）内部电路：72分频电路可以由多种方法实现,此处使用D触发器实现2分频。（3）仿真波形：1.23分频电路（1）模块封装：div3idiv3odiv3inst（2）内部电路：3分频电路可以由多种方法实现,此处使用74160组成模3计数器实现3分频。74160由Rco给置数信号，置数0111，即7，计数7,8,9。（3）仿真波形：81.324分频电路（1）模块封装：（2）内部电路：24分频电路由3分频电路与8分频电路组成,其中8分频由3个2分频电路组成，在此不再讨论。（3）仿真波形：1.41000分频电路（1）模块封装：（2）内部电路：91000分频电路由3个模10计数器组成,其中模10计数器由74160组成，在模1000计数器末端加了一些门电路，使得输出为ABDCDQQQQQ+,即当模10计数为0000，0001,0010,0011,0100时输出为1，其他输出为0，即0~4为1，5~9为0，从而实现1:1占空比。（3）仿真波形：2、计时电路计时电路包括秒，分，时，星期四个模块，依次进位。其中，秒和分模块类似，都是一个模60计数器，只是秒模块的进位为1Hz脉冲，而分模块的时钟为秒模块的进位；时模块是一个模24计数器，而星期则是一个特殊的模7计数器。计时电路示意如下：2.1秒计时模块（1）模块封装：1Hz秒个位秒十位分个位分十位时个位时十位星期10（2）管脚说明：输入:cou60为外部的1Hz脉冲，srd为清零信号。输出：o[1]至o[4]为秒个位，o[5]至o[8]为秒十位。sjm为秒向分的进位（3）内部电路：秒计时模块的实质是一个模60计数器。如图，前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO由0变为1，将十位的ENT置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端LDN低电平有效，因此将59时个位的DQ,AQ,十位的AQ,CQ与非之后送给LDN。在0到59之间时，LDN=1，无效；59时，LDN=0，计数器将被置位为0。（4）仿真波形：112.2分计时模块（1）模块封装：（2）管脚说明：输入:cou60为外部的1Hz脉冲，mrd为清零信号。输出：o[1]至o[4]为分个位，o[5]至o[8]为分十位。mjh为分向时的进位（3）内部电路、仿真波形：与秒计时模块相同，在此不再赘述2.3小时计时模块（1）模块封装：12（2）管脚说明：输入:cou24为外部的1Hz脉冲，hrd为清零信号。输出：o[1]至o[4]为时个位，o[5]至o[8]为时十位。hjd为时向星期的进位（3）内部电路：时计时模块是一个模24计数器。模24计数器原理与模60计数器类似，个位为3，十位为2时置位为0，即将个位的BQ，AQ和十位的BQ经与非门接入LDN。（4）仿真波形：133、校分校时保持清零电路3.1校分校时保持模块（1）模块封装：（2）管脚说明：输入:2hz为外部脉冲，用来校分时；1hz为计时脉冲；sjmi为秒计时电路输出的进位；mjhi为分计时电路输出的进位；khou为校时开关；kmin为校分