飞思卡尔8位单片机MC9S08 12 GP32的其他功能模块

第十二章GP32的其他功能模块主要内容CONFIG寄存器时钟发生模块CGM与锁相环PLL中断复位与系统集成模块低功耗模式与看门狗功能监控模块MON12.1CONFIG寄存器12.1CONFIG寄存器（1）CONFIG2CONFIG2寄存器只有低两位有定义，CONFIG2的地址是：$001E，定义为：数据位D7D6D5D4D3D2D1D0定义OSCSTOPENBSCIBDSRC复位00000000D1—OSCSTOPENB位：振荡器STOP模式下允许位。OSCSTOPENB=1，振荡器在STOP模式下也正常工作。这一点对于时基模块在STOP模式下产生周期性的唤醒非常有用。OSCSTOPENB=0，在STOP模式下禁止振荡器工作。D0—SCIBDSRC位：SCI波特率时钟源控制位。SCIBDSRC控制SCI的时钟源。这个位的设置影响SCI操作的频率。SCIBDSRC=1，SCI用内部总线时钟，反之，SCI用外部振荡器时钟。12.1CONFIG寄存器（2）CONFIG1CONFIG1的地址是：$001F，定义为：数据位D7D6D5D4D3D2D1D0定义COPRSLVISTOPLVIPWRDLVIRSTDLIV50R3SSRECSTOPCOPD复位00000000D7—COPRS位：COP速度选择位。COPRS选择COP溢出的范围。D6—LVISTOP位：STOP模式下LVI允许位。D5—LVIRSTD位：LVI复位禁止位。D4—LVIPWRD位：为LVI电源禁止位。D3—LVI5OR3位：LVI的5V或者3V操作模式选择位。D2—SSREC位：快速STOP模式恢复选择位。D1—STOP位：STOP指令允许位。STOP位决定是否允许STOP指令。D0—COPD位：COP禁止位。COPD位决定是否禁止COP模块。返回12.2时钟发生模块CGM与锁相环PLL12.2时钟发生模块CGM与锁相环PLL12.2.1锁相环PLL的基本概念（1）锁相技术与频率合成技术①锁相技术：就是实现相位自动控制的一门科学，利用它可以得到频带范围宽、波道多、稳定度高、精度高的频率源。②频率合成技术：就是利用一个或几个具有高稳定度和高精度的频率源（一般由晶体振荡器产生），通过对它们进行加减（混频），乘（倍频），除（分频）运算，产生大量的具有相同频率稳定度和频率精度的频率信号。锁相环频率合成技术在通讯、雷达、导航、宇航、遥控遥测、电子技术测量等领域都有广泛的应用。为了得到稳定度高、精度高的频率源，通常采用频率合成技术。频率合成技术主要有两种：直接频率合成技术和间接频率合成技术。12.2时钟发生模块CGM与锁相环PLL（1）锁相技术与频率合成技术③直接频率合成技术：是将一个或几个晶体振荡器产生的频率信号通过谐波发生器产生一系列频率信号，然后再对这些频率信号进行倍频、分频和混频，最后得到大量的频率信号。其优点是：频率稳定度高，频率转换时间短（可达微秒量级），能做到很小的频率间隔。缺点是：系统中要用到大量的混频器、滤波器等，从而导致体积大，成本高，安装调试复杂，故只用于频率精度要求很高的场合。④间接频率合成技术：是利用锁相技术来产生大量的具有高稳定度和高精度的频率源。由于间接频率合成器的关键部件是锁相环，故通常称为锁相环频率合成器。由于锁相环频率合成器的主要部件都易于集成，一般只加一个分频器和一个一阶低通滤波器，故其具有体积小、重量轻、成本低、安装和调试简单等优点。锁相环频率合成器在性能上逐渐接近直接频率合成器，所以它在电子技术中得到了日益广泛的应用，并在应用中得到迅速发展。12.2.1锁相环PLL的基本概念12.2时钟发生模块CGM与锁相环PLL（2）锁相环频率合成器的基本原理锁相环频率合成器的原理框图基准频率源基准频率源鉴相器低通滤波器压控振荡器反馈分频器fruduofoff12.2.1锁相环PLL的基本概念12.2时钟发生模块CGM与锁相环PLL锁相环频率合成器的各个部件基准频率源：基准频率源提供一个稳定频率源，其频率为fr，一般用精度很高的石英晶体振荡器产生，是锁相环的输入信号。签相器：签相器是一个误差检测元件。它将基准频率源的输出信号fr的相位与压控振荡器输出信号fo的相位相比较，产生一个电压输出信号ud，其大小取决于两个输入信号的相位差。低通滤波器：低通滤波器的输入信号是签相器的输出电压信号ud，经过低通滤波器后ud的高频分量被滤除，输出控制电压uo去控制压控振荡器。压控振荡器（VCO）：压控振荡器的输出信号频率fo与它的输入控制电压uo成一定比例，而分频器将锁相环的输出信号fo反馈给签相器，形成一个负反馈，从而使输入信号和输出信号之间的相位差保持恒定。反馈分频器：分频器为环路提供一种反馈机制，当分频系数N=1时，锁相环系统的输出信号频率fo等于输入信号频率fr：fo=fr信号锁定后有：fo=ff=fr当分频器的分频系数N1，有：fo=N·ff即ff=fo/N环路锁定后有：ff=frfo=N·ff=N·fr12.2时钟发生模块CGM与锁相环PLL（1）CGM内部结构框图12.2.2MC68HC908GP32的CGM结构及外部连接CGMVCLK时钟选择电路CGMOUTSIMCGMRCLK基准分频器压控振荡器VCO滤波器鉴相器反馈分频器CGMRDVCGMVDVPLL电路晶体振荡电路CGMXFCVDDAVSSAOSC1OSC2CGMXCLKSIM、TBM、ADC等12.2时钟发生模块CGM与锁相环PLLCGM内部结构晶体振荡电路：晶体振荡电路通过外接石英或陶瓷振荡器产生稳定不变的时钟信号CGMXCLK，CGMXCLK直接输出给系统集成模块SIM和AD转换器。同时也输出到时钟选择模块。CGMXCLK经过缓冲后输出到锁相环频率合成器，作为PLL信号源，这一路信号称为CGMRCLK。锁相环频率合成器：PLL电路通过压控振荡器（VCO）产生CGMVCLK信号，输出到时钟选择电路。其频率可通过软件编程控制。图中CGMXFC为接滤波电路的引脚。时钟选择电路：时钟发生模块的输出信号CGMOUT有两种来源：直接采用晶振电路产生的CGMXCLK信号二分频，也可以采用压控振荡器（VCO）产生CGMVCLK信号二分频，时钟选择电路可以通过软件编程决定采用那种信号来源。12.2时钟发生模块CGM与锁相环PLL（2）CGM的I/O信号I/O信号符号名称基本含义外部硬件引脚信号VDDAVSSAPLL电源、地分别与系统的电源和地相接，在布线时VDDA应该加滤波电容，同时尽量靠近芯片。OSC1晶振输入引脚OSC1将引脚的输入信号连至内部晶振电路的反向放大器。OSC2晶振输出引脚OSC2引脚输出经过反向的输入信号。若采用外接信号源作为时钟输入，OSC2引脚可以悬空，也可以连接到其他MCU的OSC1输入引脚。CGMXFC外部滤波电容引脚CGMXFC为PLL电路环路滤波器所必需的，连接一个外接滤波网络。为了减小干扰，提高系统电磁兼容性，在元件布局上，滤波网络应该尽量靠近MCU，用最短的连线连接，同时远离其他布线。来自SIMSIMOSCEN振荡器允许来自系统集成模块SIM，允许PLL和晶振电路来自CONFIG2OSCSTOPENB振荡器停止模式允许位OSCSTOPENB是CONFIG寄存器中和晶振相关的控制位。若置位，则晶振电路在STOP模式下可继续工作；若复位（缺省情况），则晶振电路的行为受SIMOSCEN标志位控制，在STOP模式下将关闭晶振电路。输出CGMXCLK（给SIM、TIM、ADC）晶体频率输出信号CGMXCLK是晶振电路的输出信号，频率等于石英晶体的频率。信号的精度和质量取决于外接晶体和外界因素，当然，在系统启动阶段，CGMXCLK是不稳定的输出CGMOUT（给SIM）CGM的输出CGMOUT是时钟发生模块的输出信号，信号送入SIM模块，SIM模块产生MCU的时钟信号。CGMOUT占空比为50%，经过2分频后产生总线时钟，CGMOUT的来源可编程选定为晶振电路输出CGMXCLK的二分频或VCO电路的输出CGMVCLK二分频12.2时钟发生模块CGM与锁相环PLL（3）CGM的外部连接0.1μ+5V0.47μ0.01μ10KPLL滤波MC68HC908GP32引脚12345含义VDDAVSSACGMXCLKOSC2OSC1C1C2RS晶振电路RBX1在典型应用情况下，CGM模块需要9个外接器件，其中晶振电路中需要5个，PLL电路需要2到4个。如右图所示。有了这些连接，从硬件角度看，MCU就可以正常工作了。晶振电路采用的元件有：晶体X1，电容C1，C2，反馈电阻RB，串行电阻RS。串行电阻RS，C1，C2的取值可参考晶振厂家给出的典型值，电容一般取10-36p，C1与C2值应该略有差异，以利于晶振电路起振。典型情况下，RS取330K，RB为10M。晶振采用32.768KHZ。PLL电路采用的元件有：①跨接电容，用于稳定锁相环电源引脚，一般取0.1uF左右。②滤波网络，为芯片内部的锁相环电路提供误差电平，元件参数可参考上图。注：如用户不打算在应用中使用锁相环电路部分，这一部分电路可以不接，让CGMXFC引脚悬空。12.2时钟发生模块CGM与锁相环PLL12.2.3CGM的编程基础（1）PLL控制寄存器（PLLControlRegister－PCTL）PCTL的地址：$0036，定义为：数据位D7D6D5D4D3D2D1D0定义PLLIEPLLFPLLONBCSPRE1PRE0VPR1VPR0复位00000000D7—PLLIE位：PLL中断使能位(PLLInterruptEnabledBit)。该位可读写，决定当PLL带宽控制寄存器的LOCK标志位反转时是否产生CPU中断。D6—PLLF位：PLL中断标志位(PLLInterruptFlagBit)。该位只读。当LOCK标志位反转时被置位。D5—PLLON位：PLL开关检测位(PLLOnBit)。该位为可读写，用于启动PLL电路并激活VCO时钟CGMVCLK，当VCO正作为基准时钟源时，PLLON不能被清零（BCS=1），要关闭PLL应该先不选PLL为时钟源（BCS=0），再清除PLLON位。MCU上电复位后此位置1。12.2时钟发生模块CGM与锁相环PLLD4—BCS位：CGM基时钟选择位(BaseClockSelectBit)。该位为可读写，用于决定CGM模块的输出信号CGMOUT的输入信号源。BCS=1，选择PLL电路为时钟源，CGMVCLK二分频后驱动CGMOUT；BCS=0，选择晶振为时钟源，CGMXCLK二分频后驱动CGMOUT。D3～D2—PRE1～PRE0：预分频位(PrescalerProgramBits)。这两位为可读写。设置预分频器的分频因子P，预分频器的分频因子P（由此得到预分频系数NP=2P）与PRE1、PRE0关系如下:PRE1、PRE0=00P=0NP=1(20)=01P=1NP=2(21)=10P=2NP=4(22)=11P=3NP=8(23)D1～D0—VPR1～VPR0：VCO的E选择位(VCOPower-of-TwoRangeSelectBits)。这两位为可读写。设置VCO模块的参数E，控制参考频率。E与VPR1、VPR0关系如下:VPR1、VPR0=00E=1(20)=01E=2(21)=10E=4(22)=11E=8(23)(不使用)（1）PLL控制寄存器（PLLControlRegister－PCTL）12.2时钟发生模块CGM与锁相环PLL（2）PLL带宽控制寄存器（PLLBandwidthControlRegister－PBWC）PCTL的地址：$0036，定义为：12.2.3CGM的编程基础数据位D7D6D5D4D3D2D1D0定义AUTOLOCKACQ#－－－－保留复位00000000D7—AUTO位：自动带宽控制位(AutomaticBandwidthControlBit)。该位可读写，用于选择自动或手动带宽模式。AUTO=1，自动方式；AUTO=