Verilog-HDL程序设计语句和描述方式

第3章VerilogHDL程序设计语句和描述方式3.1数据流建模3.2行为级建模3.3结构化建模本章小结在数字电路中，输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储。可以通过连续赋值语句这种特性进行建模，这种建模方式通常被称为数据流建模。3.1数 据 流 建 模VerilogHDL语言中的数据流建模方式是比较简单的行为建模，它只有一种描述方式，即通过连续赋值语句进行逻辑描述。最基本的语句是由assign关键词引导的。对于连续赋值语句，只要输入端操作数的值发生变化，该语句就重新计算并刷新赋值结果，通常可以使用连续赋值语句来描述组合逻辑电路，而不需要用门电路和互连线。连续赋值的目标类型主要是标量线网和向量线网两种，标量线网如“wirea,b;”，向量线网如“wire[3:0]a,b;”。连续赋值语句只能用来对连线型变量进行驱动，而不能对寄存器型变量进行赋值，它可以采取显式连续赋值语句和隐式连续赋值语句两种赋值方式。1.显式连续赋值语句显式连续赋值语句的语法格式如下：net_declarationrangename；assign#delayname=Assignmentexpression；这种格式的连续赋值语句包含两条语句：第一条语句是对连线型变量进行类型说明的语句；第二条语句是对这个连线型变量进行连续赋值的赋值语句。赋值语句是由关键词assign引导的，它能够用来驱动连线型变量，而且只能对连线型变量进行赋值，主要用于对wire型变量的赋值。2.隐式连续赋值语句隐式连续赋值语句的语法格式如下：net_declarationdrive_strengthrange#delayname=assignmentexpression；这种格式的连续赋值语句把连线型变量的说明语句以及对该连线型变量进行连续赋值的语句结合到同一条语句内。利用它可以在对连线型变量进行类型说明的同时实现连续赋值。上述两种格式中：●“net_declaration(连线型变量类型)”可以是除了trireg类型外的任何一种连线型数据类型。●“range(变量位宽)”指明了变量数据类型的宽度，格式为[msb:lab]，缺省时为1位。●“drive_strength(赋值驱动强度)”是可选的，它只能在“隐式连续赋值语句”格式中指定。它用来对连线型变量受到的驱动强度进行指定。它是由“对1驱动强度”和“对0驱动强度”两项组成的，驱动强度的概念在上一章的数据类型中已经说明，比如语句“wire(weak0，strong1)out=in1&in2；”内的“(weak0，strong1)”就表示该语句指定的连续赋值对连线型变量“out”的驱动强度是：赋“0”值时的驱动强度为“弱(weak)”，而赋“1”值时的驱动强度为“强(strong)”。如果在格式中缺省了“赋值驱动强度”这一项，则驱动强度默认为(strong1，strong0)。●“delay(延时量)”项也是可选的，它指定了赋值表达式内信号发生变化时刻到连线型变量取值被更新时刻之间的延时时间量。其语法格式如下：#(delay1，delay2，delay3)其中，delay1、delay2、delay3都是一个数值，其中的“delay1”指明了连线型变量转移到“1”状态时的延时值(称为上升延时)；“delay2”指明了连线型变量转移到“0”状态时的延时值(称为下降延时)；“delay3”指明了连线型变量转移到“高阻Z”状态时的延时值(称为关闭延时)。例3.1-1显式连续赋值语句举例。moduleexample1_assignment(a,b,m,n,c,y);input[3:0]a,b,m,n;output[3:0]c,y;wire[3:0]a,b,m,n,c,y;assigny=m|n;assign#(3,2,4)c=a&b;endmodule该例中包含了两个显式赋值语句，分别用来实现组合逻辑中的“或”和“与”逻辑，其赋值目标是连线型变量c和y，它们的位宽都为4位。连续赋值语句指定用表达式“m|n”和“a&b”的取值分别对连线型变量y和c进行连续驱动。其中，“assigny=m|n;”没有指定延时量；而“assign#(3,2,4) c=a&b;”指定的延时量为“(3,2,4)”，它指明了从信号a或b发生变化时刻到变量c被更新时刻之间的延时时间量，即上升延时为3个时间单位，下降延时为2个时间单位，关闭延时为4个时间单位。由于是显式赋值语句，因此并未出现“驱动强度”这一项，所以连线型变量y和c受到的驱动强度默认都是“(strong1，strong0)”。例3.1-2隐式连续赋值语句的举例。moduleexample2_assignment(a,b,m,n,c,y,w);input[3:0]a,b,m,n;output[3:0]c,y,w;wire[3:0]a,b,m,n;wire[3:0]y=m|n;wire[3:0]#(3,2,4)c=a&b;wire(strong0,weak1)[3:0]#(2,1,3)w=(a^b)&(m^n);endmodule由该例可以看出，在对y和c这两个变量进行隐式赋值后，其实现的组合逻辑功能与例3.1-1当中的显式赋值语句所实现的功能相同。另外，在对变量w进行隐式赋值时多了一个驱动强度的定义，对于变量w：赋“0”值时的驱动强度较强，为strong；赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0定义的驱动强度较强，所以w为0。3.连续赋值语句使用中的注意事项(1)赋值目标只能是线网类型(wire)；(2)在连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算的结果立即赋给左边信号(若没有定义延时量)；(3)连续赋值语句不能出现在过程块中；(4)多个连续赋值语句之间是并行关系，因此与位置顺序无关。(5)连续赋值语句中的延时具有硬件电路中惯性延时的特性，任何小于其延时的信号变化脉冲都将被滤除掉，不会出现在输出端口上。VerilogHDL支持设计者从电路外部行为的角度对其进行描述，因此行为级建模是从一个层次很高的抽象角度来表示电路的。其目标不是对电路的具体硬件结构进行说明，它是为了综合以及仿真的目的而进行的。在这个层次上设计数字电路更类似于使用一些高级语言(如C语言)进行编程，而且VerilogHDL行为级建模的语法结构与C语言也非常相似。VerilogHDL提供了许多行为级建模语法结构，为设计者的使用提供了很大的灵活性。3.2行为级建模行为描述常常用于复杂数字逻辑系统的顶层设计中，也就是通过行为建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。这样就能把一个大的系统合理地分解为若干个较小的子系统，然后再将每个子系统用可综合风格的VerilogHDL模块(门级结构或RTL级、算法级、系统级的模块)加以描述。同时行为建模也可以用来生成仿真测试信号，对已设计的模块进行检测。图3.2-1VerilogHDL行为描述中模块的构成框架表3.2-1VerilogHDL行为描述语句及其可综合性类别语句可综合性initial过程语句always√串行语句块begin-end语句块并行语句块fork-join连续赋值语句assign√赋值语句过程赋值语句=、=√if-else√条件语句case，casez，casex√foreverrepeatwhile循环语句for√`define√`include√编译向导语句`ifdef，`else，`endif√3.2.1过程语句VerilogHDL中过程块是由过程语句所组成的。过程语句有两种，分别是initial过程语句和always过程语句。1．initial过程语句initial过程语句的语法格式为：initialbegin语句1；语句2；．．．语句n；endinitial过程块在进行仿真时从模拟0时刻开始执行，它在仿真过程中只执行一次，在执行完一次后该initial过程块就被挂起，不再执行。如果一个模块中存在多个initial过程块，则每个initial过程块都是同时从0时刻开始并行执行的。initial过程块内的多条行为语句可以是顺序执行的，也可以是并行执行的。Initial过程语句通常用于仿真模块中对激励向量的描述，或用于给寄存器变量赋初值。例3.2-1用initial过程语句对变量A、B、C进行赋值。moduleinitial_tb1；regA,B,C;initialbeginA=0;B=1;C=0;#100A=1;B=0;#100A=0;C=1;#100B=1;#100B=0;C=0;endendmodule在ModelSim仿真环境下的仿真结果如图3.2-2所示。图3.2-2例3.2-1中initial语句赋值波形2．always过程语句从语法描述角度而言，相对于initial过程语句，always过程语句的触发状态是一直存在的，只要满足always后面的敏感事件列表，就执行语句块。其语法格式是：always@(敏感事件列表)语句块;其中，敏感事件列表就是触发条件，只有当触发条件满足时，其后的语句块才能被执行。即当该列表中变量的值改变时，就会引发块内语句的执行。因此，敏感信号列表中应列出影响块内取值的所有信号。若有两个或两个以上信号，则它们之间可以用“or”连接，也可以用逗号“,”连接。敏感信号可以分为两种类型：一种为边沿敏感型，一种为电平敏感型。对于时序电路，事件通常是由时钟边沿触发的。为表达边沿这个概念，VerilogHDL提供了posedge和negedge两个关键字分别描述信号的上升沿和下降沿。例如：@(a)//当信号a的值发生改变时@(aorb)//当信号a或信号b的值发生改变时@(posedgeclock)//当clock的上升沿到来时@(negedgeclock)//当clock的下降沿到来时@(posedgeclkornegedgereset)//当clk的上升到来或reset信号的下降沿到来时3．过程语句使用中的注意事项过程语句具有很强的功能，VerilogHDL大多数高级程序语句都是在过程中使用。它既可以描述时序逻辑电路也可以描述组合逻辑电路。采用过程语句进行程序设计时，VerilogHDL有一定的设计要求和规范。在信号的定义形式方面，无论是对时序逻辑电路还是对组合逻辑电路进行描述，VerilogHDL要求在过程语句(initial和always)中，被赋值信号必须定义为“reg”类型。在敏感事件列表方面，这是VerilogHDL语言中的一个关键性设计，如何选取敏感事件作为过程的触发条件，在VerilogHDL程序中有一定的设计要求：(1)采用过程语句对组合电路进行描述时，需要把全部的输入信号列入敏感信号列表。(2)采用过程语句对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感信号列表。例3.2-2用initial语句产生测试信号。moduleinitial_tb2；regS1;//被赋值信号定义为“reg”类型initialbeginS1=0;#100S1=1;#200S1=0;#50S1=1;#100$finish;endendmodule例3.2-3用always语句描述4选1数据选择器。4选1数据选择器是一种典型的组合逻辑电路，其VerilogHDL程序代码如下：modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;//被赋值信号定义为“reg”类型always@(in0orin1orin2orin3orsel)//敏感信号列表case(sel)2'b00:out=in0;2'b01:out=in1;2'b10:out=in2;2'b11:out=in3;default:out=2'bx;endcaseendmodu