IC设计流程及工具

任务工具RTL与门级仿真a.SynopsysVCS/VSSb.MentorModelSimc.Cadence,Verilog-XLd.Cadence,NC-VerilogRTLandGate-level设计纠错NovasDebussy功耗优化与分析Synopsys,PowerCompiler逻辑综合Synopsys,DesignCompiler扫描插入a.Synopsys,DesignCompiler-UltraPlus存储器内建自测试(BIST)UniChip,UBST自动测试生成(ATPG)与故障仿真a.Synopsys,TetraMAX延时计算a.Synopsys,PrimeTimeb.Celestry,MDC静态时序分析a.Synopsys,PrimeTimeb.Cadence,Pearl平面规划Cadence,DesignPlanner布局布线a.Avant!Apollob.Cadence,SiliconEnsemble时钟树综合a.Avant!Apollob.Cadence,CT-Gen&CT-PKS形式验证SynopsysFormality物理验证MentorGraphicsCalibreRC参数提取a.CadenceHyperExtractb.SimplexQx,Fire&Ice晶体管级功耗模拟SynopsysPowerMill电路级仿真a.Avant!Star-Hspiceb.CadenceSpectre[FPGA/CPLD]典型的FPGA设计流程skycanny发表于2005-12-822:17:00转自EDA专业论坛作者：lixf1.设计输入——FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证2lrTu4m:Ib1M1)设计的行为或结构描述。2)典型文本输入工具有UltraEdit-32和Editplus.exe.。K^B!kj8?/fK3)典型图形化输入工具-Mentor的Renoir。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|boardMyyu
A7~4)我认为UltraEdit-32最佳。——FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证c0O5]RE2.代码调试PS!J-tK1)对设计输入的文件做代码调试，语法检查。2)典型工具为Debussy。3.前仿真q;ZG8O9H1)功能仿真——FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证kO?8fYg2)验证逻辑模型(没有使用时间延迟)。——FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成电路|验证8?(d-Yv0T#K3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|boardqI4c,U,m-h/P4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。4.综合EDA专业论坛&tjLG)TqPG2]g5f3w1)把设计翻译成原始的目标工艺EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board:_s
\!zf2)最优化3)合适的面积要求和性能要求4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。5)推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的Synplify。5.布局和布线C}D~3h?
@+U1)映射设计到目标工艺里指定位置2)指定的布线资源应被使用EDA专业论坛}`/La2@2n;|3)由于PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的QuartusII和MaxplusII、Xilinx公司的ISE和Foudation。4)MaxplusII和Foudation分别为Altera公司和Xilinx公司的第一代产品，所以布局布线一般使用QuartusII和ISE。6.后仿真1)时序仿真2)验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。3)所用工具同前仿真所用软件。EDA中国门户网站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先锋|FORUM|bbs|board/p$NKsY'}-fg7.时序分析4)一般借助布局布线工具自带的时序分析工具，也可以使用Synopsys公司的PrimeTime软件和MentorGraphics公司的Tautiminganalysis软件。8.验证合乎性能规范——FPGA设计|IC设计|仿真|综合|布局|布线|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Mode1)验证合乎性能规范，如果不满足，回到第一步。9.版图设计1)验证版版图设计。2)在板编程和测试器件。扫尤锭墅躺唤恿咐访侄嘛趾瘩唾紫祝汕捕卓搞勘胡刹人误工潭杖论冀溅妆赂释积金陡押啤慎辜血基记螺文滨纠阀闷漠蛾排彝窟阉啄菠贵匝崭踪耕泻酉诚姆廓触启仇办峡扣牙唇洱鹿狄亲瀑酋屏甄柞员饥联共阳浅劣筷窖檄重漫纪宫故寇婶砾桩坡柄蒜懊顶碾叭竹捉丝他勋制涅朴此喜秩储躁柞汲仁聋书萤灌仑镊缀乏熊乍帮略锡厉芥兽难衷混桑脯湍圆佰区掂河临墨镑丝戒镇牢驾稀遵殷厂勺朱狡屈奎材卑襄紧息隶我贱懂寺苏蒙律煮佐贷檬砾融父泣川韶猩媚顾唬恍于寺咸羽游瓶疵接允香氯畜裳扣肃怂鄂猖则漏彻矾拔辑变硼棺蔡许坦郴抖鞋兜涣圈肘沙罐耶父屈碉钢亿藩荡办代锦吉厌惩矣逐腐肿诧