FIR滤波器的设计实验报告

EDAFIR滤波器的设计实验报告班级：学号：姓名：指导老师;2015年5月6日一．实验目的（1）熟悉QuartusⅡ软件的基本使用方法。（2）熟悉B-ICE-EDA/SOPC或其它EDA实验开发系统的基本使用方法。（3）学习VHDL基本路基电路的综合设计应用。二．实验条件（1）开发软件：QuartusⅡ。（2）拟用芯片：Cyclonelll-EP3C55F484C8三．实验内容设计并调试好一个滤波器长度为4的DaubechiesDB4转置FIR滤波器，并用EDA实验开发系统进行硬件验证。四．实验设计1.图1-1实验原理图：Zf[L-1]f[L-2]f[L-3]f[L-L]x(n)y(n)_-1+++Z-1图1-1转置结构的FIR滤波器2.FIR的电路采用VHDL文本输入，有关VHDL程序如下LIBRARYLPM;USELPM.LPM_COMPONENTS.ALL;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFIRISGENERIC(W1:INTEGER:=9;W2:INTEGER:=18;W3:INTEGER:=19;W4:INTEGER:=11;L:INTEGER:=4;MPIPE:INTEGER:=3);PORT(CLK:INSTD_LOGIC;LOAD_X:INSTD_LOGIC;X_IN:INSTD_LOGIC_VECTOR(W1-1DOWNTO0);C_IN:INSTD_LOGIC_VECTOR(W1-1DOWNTO0);Y_OUT:OUTSTD_LOGIC_VECTOR(W4-1DOWNTO0));ENDENTITYFIR;ARCHITECTUREARTOFFIRISSUBTYPEN1BITISSTD_LOGIC_VECTOR(W1-1DOWNTO0);SUBTYPEN2BITISSTD_LOGIC_VECTOR(W2-1DOWNTO0);SUBTYPEN3BITISSTD_LOGIC_VECTOR(W3-1DOWNTO0);TYPEARRAY_N1BITISARRAY(0TOL-1)OFN1BIT;TYPEARRAY_N2BITISARRAY(0TOL-1)OFN2BIT;TYPEARRAY_N3BITISARRAY(0TOL-1)OFN3BIT;SIGNALX:N1BIT;SIGNALY:N3BIT;SIGNALC:ARRAY_N1BIT;SIGNALP:ARRAY_N2BIT;SIGNALA:ARRAY_N3BIT;BEGINLOAD:PROCESSISBEGINWAITUNTILCLK='1';IF(LOAD_X='0')THENC(L-1)=C_IN;FORIINL-2DOWNTO0LOOPC(I)=C(I+1);ENDLOOP;ELSEX=X_IN;ENDIF;ENDPROCESSLOAD;SOP:PROCESS(CLK)ISBEGINIFCLK'EVENTAND(CLK='1')THENFORIIN0TOL-2LOOPA(I)=(P(I)(W2-1)&P(I))+A(I+1);ENDLOOP;A(L-1)=P(L-1)(W2-1)&P(L-1);ENDIF;Y=A(0);ENDPROCESSSOP;MULGEN:FORIIN0TOL-1GENERATEMULS:LPM_MULTGENERICMAP(LPM_WIDTHA=W1,LPM_WIDTHB=W1,LPM_PIPELINE=MPIPE,LPM_REPRESENTATION=SIGNED,LPM_WIDTHP=W2,LPM_WIDTHS=W2)PORTMAP(CLOCK=CLK,DATAA=X,DATAB=C(I),RESULT=P(I));ENDGENERATE;Y_OUT=Y(W3-1DOWNTOW3-W4);ENDARCHITECTUREART;3.新建工程，将文件添加到对应的工程中，对工程进行设置。4.设置完成后，对工程进行编译，对错误进行分析经过编译后无错误5.工程的仿真与分析打开空白的波形编辑器，对仿真时间和最小时间周期进行设置，输入和编辑波形，并进行保存。对仿真器进行参数设置，启动仿真并进行观察仿真结果。下图1-2是仿真输入设置，下图1-3是对FIR滤波器进行时序仿真的结果。从输入和输出数据的分析可知，仿真实验结果是正确的。图1-2设置好的FIR时序图图1-3FIR时序仿真结果图6.下图1-4和1-5是使用QuartusⅡ进行逻辑综合后FIR的RTL视图和FIR综合后的资源使用情况clockdataa[8..0]datab[8..0]result[17..0]clockdataa[8..0]datab[8..0]result[17..0]clockdataa[8..0]datab[8..0]result[17..0]clockdataa[8..0]datab[8..0]result[17..0]+A[18..0]B[18..0]ADDER+A[18..0]B[18..0]ADDER+A[18..0]B[18..0]ADDERDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRLPM_MULT:\MULGEN:0:MULSLPM_MULT:\MULGEN:1:MULSAdd0Add1Add2X[8..0]A[2][18..0]A[3][18..0]A[1][18..0]A[0][18..8]C[2][8..0]C[1][8..0]C[0][8..0]CLKX_IN[8..0]C_IN[8..0]Y_OUT[10..0]LPM_MULT:\MULGEN:3:MULSC[3][8..0]LOAD_XLPM_MULT:\MULGEN:2:MULS图1-4TIMES的RTL视图FIR综合后的资源使用情况五．实验过程中出现的问题和解决办法实验过程中遇到了很多问题，经过不断的改进，终于找到了解决了办法。