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集成电路生产的3个阶段机械性质退火（Annealing）双极型晶体管（BipolarJunctionTransistor-BJT）短沟道效应—集成的结果热电子效应（HotElectronEffect）LDD(LightlyDopedDrain)—轻掺杂漏极半导体元件的制程图显示集成电路从晶圆的（a）拉晶；（b）制造；（c）切割；（d）封装；完成的简易流程；图（e）为单一晶粒的集成电路放大图标集成电路生产的3个阶段习惯以线路制造的最小线宽、晶片直径及DRAM（动态随机存储器）所储存的容量来评断集成电路的发展状况。集成电路生产的3个阶段硅晶片（wafer）的制造集成电路的制作集成电路的封装（Package）退火（Annealing）•原理：利用热能（ThermalEnergy），将物体内产生内应力的一些缺陷加以消除。所施加的能量将增加晶格原子及缺陷在物体内的振动及扩散，使得原子的排列得以重整。机械性质—薄膜间的机械应力双极型晶体管----（BipolarJunctionTransistor--BJT）美国贝尔实验室(BellLab)发明，近代最重要半导体元件之一，获Nobel物理学奖；如图：一个在芯片上的NPN双载子晶体管的截面结构；MOS晶体管：是VLSI里最重要的一种基本的晶体管，已取代了BJT。如图所示：因源极和漏极的缺乏层区域所导致的沟道长度变化的情形。短沟道效应—集成的结果(LightlyDopedDrain)采用LDD设计的NMOS晶体管的外观热电子效应—HotElectronEffectLDD缺点：*使得NMOS制作变得复杂；*源漏串联电阻增加，速度降低；*耗电增加。—FieldOxide，场氧化层，隔离器件设计结构：CMOS----ComplementaryMetalOxideSemiconductorP井CMOSN井CMOS设计结构：CMOS----ComplementaryMetalOxideSemiconductor双井CMOS的缺点：Latch-up寄生双载子晶体管在CMOS内的发生情形衍生的正回馈回路总结：随着IC集成度提高，出现“短沟效应”，引发了“热电子效应”。采用LDD结构无法解决集成度提高衍生出的能量耗损及散热问题，因此出现低能耗高集成度的CMOS，而且现已成为VLSI主要结构，但成本提高，出现双载流子现象所衍生出的latch-up问题。*引发电流(TriggeringCurrent)IH，当IIH时，产生Latch-up，CMOS电路的功能将暂时或永久性丧失。*防止Latch-up方法：1）增大距离；2）包好衬底；或采用Episubstrate,SOL等。CMOS的缺点：Latch-up沉积理论半导体元件的制程薄膜的沉积，是一连串涉及吸附原子的吸附、吸附原子在表面的扩散及在适当的位置下聚结，以渐渐形成薄膜并成长的过程。物理气相沉积（PhysicalVaporDeposition）——PVD○蒸镀（Evaporation）利用被蒸镀物在高温（近熔点）时，具备饱和蒸汽压，来沉积薄膜的过程。○溅镀（Sputtering）利用离子对溅镀物体电极（Electrode）的轰击（Bombardment）使气相中具有被镀物的粒子（如原子），再来沉积薄膜。化学气相沉积（ChemicalVaporDeposition）——CVD反应气体发生化学反应，并且生成物沉积在晶片表面——薄膜沉积技术。分类及详述半导体元件的制程铝合金溅镀铝合金铝、硅、铜合金。硅对AL有一定的固态溶解度（SolidSolubility），在400℃时，硅扩散进入铝，且铝也会回填硅因扩散所留下的空隙，形成如图所示的尖峰（Spike），解决之道为主动掺杂Si，使含量在1%。金属Al与Si接触的表面发生“尖峰”现象物理气相沉积电致迁移（Electromigration）溅镀沉积的铝，经适当的退火（Anneal）之后，通常以多晶形式存在，当铝传导电流时，由于电场的影响，铝原子将沿着晶粒界面（GrainBoundary）而移动，这一现象称为电致迁移.Al线因电致迁移而产生断路物理气相沉积解决：加入适量Cu，0.5%~4%为了预防“尖峰”、“电移”，使用含Si与Cu的AL合金做导线。Cu缺点：不易形成挥发物，不易蚀刻。电致迁移（Electromigration）阻障层（BarrierLayer）—TiN及TiW如图所示，可避免铝—硅界面的尖峰现象，提升附著能力。图：阻障层（打上斜线者）在多重金属制程及MOS元件上的应用物理气相沉积制程金属钛（或白金）极易与Si交互扩散而形成一种电阻很低的化合物TiSi2，因此，钛与Si的界面可以形成一个很好的欧姆接触。自行对准金属硅化物（Self-AlignedSilicide）制程如图：“自行对准金属硅化物”制程的主要流程物理气相沉积化学气相沉积主要介电材料：SiO2、Si3N4、PSG及BPSG---热流。图：沉积薄膜在沉积后（a）及（b）经过热流（Flow）后，其外观上的差异2.导体：WSix、TiSi2、Ti、W、Poly（多晶硅）3.半导体：Si、epi片化学气相沉积○Si3N4最主要的应用，是做为SiO2层的蚀刻幕罩（mask），且不易被氧和H2O所渗透的优点，这层幕罩还可以作为场氧化层（FOX）制作时防止有源区（ActiveArea）受氧化，这就是有名的LOCOS制程。○Poly、WSix经掺杂的多晶硅及硅化钨所组成的多晶硅化金属（Polycide）是VLSI中最主要gate导电层。○W——钨插塞（TungstenPlug），极佳的阶梯覆盖能力。图：钨插塞在多重金属化制程上的应用及其结构微影（Photolithography）半导体元件的制程通常以一个制程所需要经过光罩（mask）数量来表示这个制程的难易。1.曝光（Exposure）：把光罩上的图案，完整地传递(Transfer)到晶片表面的光阻上；2.显影（Development）：像洗相片一样，光阻所获得的图案与光罩上的相同或呈互补（Complementary）。微影（Photolithography）微影需备的器材有：光源---光罩---光阻---显影液（Developer），NaOH、KOH中和。微影制程：①光阻覆盖（Coating）；②曝光；③显影。○光阻：主要由树脂（Resin），感光剂（Sensitizer）及溶剂（Solvent）混合而成负光阻——光阻遇光后产生链结（Crosslinking），使结构加强而不溶于显影液；正光阻——光阻遇光后产生解离，形成一种溶于显影液的结构。好的光阻应具备：附著性（Adhesion）抗蚀刻性（EtchResistance）解析度（Resolution）○光罩：6英寸晶片，每片约需40~60次左右曝光（依赖chip大小）微影（Photolithography）○曝光技术：×5倍的mask。显示两种微影的曝光技术：（a）接触式（b）投影式（c）为以10倍的光罩进行重复且步进的投影式曝光的概念图。微影光源——解析度、聚焦深度与光源的波长有关微影因为光阻的厚度，曝光机所提供的解析度应该至少能含盖图里的a、b两点。我们常以DOF、来表示曝光机所能提供的这个深度。*紫外线：4360Aº*深紫外线：2480Aº，寻找波长更短的光源*X光（不易聚焦且专用光罩不易制作）*电子束曝光时间长，影响量产。解析度R≤0.35、0.25、0.18μ，聚焦深度DOF≥光阻厚度蚀刻（Etch）半导体元件的制程微影只是将光罩图案转移到光阻上，接下来利用这层光阻为罩幕（mask），以便对光阻下的薄膜或Si片进行选择性蚀刻或离子注入。蚀刻即是利用化学反应或物理作用，把光阻上的图案转移到薄膜上。元件制作：薄膜沉积---微影---蚀刻薄膜经：（a）等向性蚀刻及（b）非等向性蚀刻后的簿膜横截面轮廓刻蚀（Etch）○湿蚀刻：等向性蚀刻○干蚀刻：①非等向性（垂直方向横向蚀刻速率）②选择性（Selectivity）——蚀刻速率比③蚀刻速率---产量④均匀性---品质完善，Yield增高分类：刻蚀（Etch）溅击蚀刻+极佳的非等向性，但选择性较差；等离子蚀刻（PlasmaEtching）+选择性较佳，但非等向性差；反应性离子蚀刻（ReactiveIonEtch）RIE+选择性、非等向性俱佳（选择性：2:1~40:1;非等向性：80º以上）；+通过选用不同的气体或含量等离子体来获得对不同薄膜的刻蚀速率；+基本上氟原子及氯原子都可以和各种过渡金属形成具挥发性的化合物。○Polycide的蚀刻○铝合金蚀刻铝-硅-铜合金。铜蚀刻困难，限制了它的使用。○钨回蚀：钨插塞—VIA如图所示：TiN或TiW提高附著能力。刻蚀（Etch）图：多重金属化制程中常见的“钨插塞”的制作流程