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一、填空题1．对存储器的要求是速度快，_容量大_____，_价位低_____。为了解决这方面的矛盾，计算机采用多级存储体系结构。2．指令系统是表征一台计算机__性能__的重要因素，它的____格式__和___功能___不仅直接影响到机器的硬件结构而且也影响到系统软件。3．CPU中至少有如下六类寄存器__指令____寄存器，__程序_计数器，_地址__寄存器，通用寄存器，状态条件寄存器，缓冲寄存器。4．完成一条指令一般分为取指周期和执行周期，前者完成取指令和分析指令操作，后者完成执行指令操作。5．常见的数据传送类指令的功能可实现寄存器和寄存器之间，或寄存器和存储器之间的数据传送。6．微指令格式可分为垂直型和水平型两类，其中垂直型微指令用较长的微程序结构换取较短的微指令结构。7．对于一条隐含寻址的算术运算指令，其指令字中不明确给出操作数的地址，其中一个操作数通常隐含在累加器中8．设浮点数阶码为8位（含1位阶符），尾数为24位（含1位数符），则32位二进制补码浮点规格化数对应的十进制真值范围是：最大正数为2^127(1-2^－23)，最小正数为2^－129，最大负数为2^－128(-2^－1-2^－23)，最小负数为-2^127。9．某小数定点机，字长8位（含1位符号位），当机器数分别采用原码、补码和反码时，其对应的真值范围分别是-127/128～+127/128-1～+127/128-127/128～+127/128（均用十进制表示）。10．在DMA方式中，CPU和DMA控制器通常采用三种方法来分时使用主存，它们是停止CPU访问主存、周期挪用和DMA和CPU交替访问主存。11．设n=8（不包括符号位），则原码一位乘需做8次移位和最多8次加法，补码Booth算法需做8次移位和最多9次加法。12．设浮点数阶码为8位（含1位阶符），尾数为24位（含1位数符），则32位二进制补码浮点规格化数对应的十进制真值范围是：最大正数为，最小正数为，最大负数为，最小负数为。13．一个总线传输周期包括申请分配阶段、寻址阶段、传输阶段和结束阶段四个阶段。14．CPU采用同步控制方式时，控制器使用机器周期和节拍组成的多极时序系统。15．在组合逻辑控制器中，微操作控制信号由指令操作码、时序和状态条件决定。15.32位字长的浮点数，其中阶码8位（含1位阶符），基值为2，尾数24位（含1位数符），则其对应的最大正数是，最小的绝对值是；若机器数采用补码表示，且尾数为规格化形式，则对应的最小正数是，最小负数是。（均用十进制表示）16．CPU从主存取出一条指令并执行该指令的时间叫指令周期，它通常包含若干个机器周期，而后者又包含若干个节拍。机器周期和节拍组成多级时序系统。17．假设微指令的操作控制字段共18位，若采用直接控制，则一条微指令最多可同时启动18个微操作命令。若采用字段直接编码控制，并要求一条微指令能同时启动3个微操作，则微指令的操作控制字段应分3段，若每个字段的微操作数相同，这样的微指令格式最多可包含192个微操作命令。18．在组合逻辑控制器中，微操作控制信号由指令操作码、时序和状态条件决定。19．I/O与主机交换信息的控制方式中，程序查询方式CPU和设备是串行工作的。程序中断和DMA方式CPU和设备是并行工作的，前者传送与主程序是并行的，后者传送和主机是串行的。20．设n=16位（不包括符号位在内），原码两位乘需做8次移位，最多做9次加法；补码Booth算法需做16次移位，最多做17次加法。一、简答题：1.主存储器的性能指标有哪些？含义是什么？存储器的性能指标主要是存储容量、存储速度和存储器带宽。存储容量是指在主存能存放二进制代码的总位数。存储速度是由存取时间和存取周期来表示的。存取时间又称存储访问时间，是指从启动一次存储器操作到完成该操作所需的全部时间。存储周期是指存储器进行连续两次独立的存储器操作（如连续两次读操作）所需的最小间隔时间。存储器带宽是指单位时间内存储器存取的信息量。2.请说明指令周期、机器周期、时钟周期之间的关系。指令周期是完成一条指令所需的时间。包括取指令、分析指令和执行指令所需的全部时间。机器周期也称为CPU周期，是指被确定为指令执行过程中的归一化基准时间，通常等于取指时间（或访存时间）。时钟周期是时钟频率的倒数，也可称为节拍脉冲或T周期，是处理操作的最基本单位。一个指令周期由若干个机器周期组成，每个机器周期又由若干个时钟周期组成。3.CPU响应中断应具备哪些条件？(1)在CPU内部设置的中断允许触发器必须是开放的。(2)外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请求信号。(3)外设（接口）中断允许触发器必须为“1”，这样才能把外设中断请求送至CPU。(4)当上述三个条件具备时，CPU在现行指令结束的最后一个状态周期响应中断。4.从计算机的各个子系统的角度分析，指出提高整机速度的措施。针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用主存-辅存层次的设计和管理提高整机的速度；针对控制器，可以通过指令流水或超标量设计技术提高整机的速度；针对控制器，可以通过超标量设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如进位链、两位乘除法；针对I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。5.控制器中常采用哪些控制方式，各有何特点？答：控制器常采用同步控制、异步控制和联合控制。同步控制即微操作序列由基准时标系统控制，每一个操作出现的时间与基准时标保持一致。异步控制不存在基准时标信号，微操作的时序是由专用的应答线路控制的，即控制器发出某一个微操作控制信号后，等待执行部件完成该操作时所发回的“回答”或“终了”信号，再开始下一个微操作。联合控制是同步控制和异步控制相结合的方式，即大多数微操作在同步时序信号控制下进行，而对那些时间难以确定的微操作，如涉及到I/O操作，则采用异步控制。6.指令和数据都以二进制代码存放在内存中，CPU如何区分它们是指令还是数据？指令和数据的区分：（1）从主存中取出的机器周期不同，取指周期取的是指令，分析取数或执行周期取的是数据。（2）取指令和取数据时地址的来源不同，指令地址来自程序计数器PC，数据地址来自地址形成部件7.请说明SRAM的组成结构，与SRAM相比DRAM在电路组成上有什么不同之处？SRAM存储器由存储体、读写电路、地址译码电路、控制电路组成，DRAM还需要有动态刷新电路。8．说明微程序控制器中微指令的地址有几种形成方式。（1）直接由微指令的下地址字段指出。（2）根据机器指令的操作码形成。（3）增量计数器法。（4）根据各种标志决定微指令分支转移的地址。（5）通过测试网络形成。（6）由硬件产生微程序入口地址。9．外围设备要通过接口与CPU相连，接口有哪些功能？外围设备要通过接口与CPU相连的原因主要有：（1）一台机器通常配有多台外设，它们各自有其设备号（地址），通过接口可实现对设备的选择。（2）I/O设备种类繁多，速度不一，与CPU速度相差可能很大，通过接口可实现数据缓冲，达到速度匹配。（3）I/O设备可能串行传送数据，而CPU一般并行传送，通过接口可实现数据串并格式转换。（4）I/O设备的入/出电平可能与CPU的入/出电平不同，通过接口可实现电平转换。（5）CPU启动I/O设备工作，要向外设发各种控制信号，通过接口可传送控制命令。（6）I/O设备需将其工作状况（“忙”、“就绪”、“错误”、“中断请求”等）及时报告CPU，通过接口可监视设备的工作状态，并保存状态信息，供CPU查询。可见归纳起来，接口应具有选址的功能、传送命令的功能、反映设备状态的功能以及传送数据的功能（包括缓冲、数据格式及电平的转换）。10．以I/O设备的中断处理过程为例，说明一次程序中断的全过程。一次程序中断大致可分为五个阶段。中断请求，中断判优，中断响应，中断服务，中断返回11、基址寻址方式和变址寻址方式的应用场合有什么不同？（1）基址寻址方式面向系统，主要用于逻辑地址到物理地址的交换，解决程序在存储器中的定位，扩大寻址空间等问题。（2）变址寄存器方式面向用户，主要用于解决程序循环控制问题，用于访问成批数据，支持向量线性表操作等。12、一个典型CPU应由哪几部分组成？一个典型的CPU组成应该包括：(1)六个主要寄存器，保存CPU运行时所需的各类数据信息或运行状态信息。(2)算术逻辑电路(ALU)，对寄存器中的数据进行加工处理。(3)操作控制器和指令译码器，产生各种操作控制信号，以便在各寄存器之间建立数据通路。(4)时序产生器，用来对各种操作控制信号进行定时，以便进行时间上的约束。二、设计题：1．设CPU共有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WR作读写控制信号（高电平为读，低电平为写）。现有下列芯片及各种门电路（门电路自定），如图所示。其中有2K×8位、8K×8位、32K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，画出CPU与存储器的连接图，要求：（1）存储芯片地址空间分配为：0～8191为系统程序区；8192～32767为用户程序区。（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。(1)二进制地址码(2)0～8191为系统程序区，选用1片8K×8位ROM芯片8192～32767为用户程序区，选用3片8K×8位RAM芯片。(3)存储器片选逻辑图2、1.设CPU共有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WR作读写控制信号（高电平为读，低电平为写）。现有下列芯片及各种门电路（门电路自定），如下图所示。其中有2K×8位、4K×8位、8K×8位、32K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，画出CPU与存储器的连接图，要求：（1）存储芯片地址空间分配为：最小4K地址空间为系统程序区，相邻的4K地址空间为系统程序工作区，与系统程序工作区相邻的是24K用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。(2)选出所用芯片类型及数量最小4K地址空间为系统程序区，选用1片4K×8位ROM芯片;相邻的4K地址空间为系统程序工作区，选用2片4K×4位RAM芯片与系统程序工作区相邻的24K为用户程序区，选用3片8K×8位RAM芯片。(3)CPU与存储芯片的连接图如图所示3、某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H,假定RAM芯片有和信号控制端。CPU的地址总线为A15-A0，数据总线为D15-D0，控制信号为R/(读/写)，(访存)，要求：（1）画出地址译码方案。（2）将ROM与RAM同CPU连接。4、设某计算机主存容量为64K×32位。要求完成以下设计内容：（1）画出主机框图（要求画到寄存器级）并指出图中各寄存器的位数；（2）写出组合逻辑控制器完成STAX（X为主存地址）指令发出的全部微操作命令及节拍安排。（3）若采用微程序控制，还需要哪些微操作？5、已知待返回指令的含义如下图所示。写出机器在完成待反转指令时，取指阶段和执行阶段所需的全部微操作命令及节拍安排，如果采用微程序控制需增加哪些微操作命令？6、假设CPU在中断周期用堆栈保存程序断点，而且进栈时指针减1，出栈时指针加1，分别写出组合逻辑控制和微程序控制在完成中断返回指令时，取指阶段和执行阶段所需的全部微操作命令及节拍安排。三、应用题1、设机器A的主频为8MHz，机器周期含4个时钟周期，且该机的平均指令执行速度是0.4MIPS，试求该机的平均指令周期和机器周期。每个指令周期包含几个机器周期？如果机器B的主频为12MHz，且机器周期也含4个时钟周期，试问B机的平均指令执行速度为多少MIPS？2、设某机有四个中断源A、B、C、D，其硬件排队器的优先次序为A＞B＞C＞D,现要求将中断处理次序改为D＞A＞C＞