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数字电路及逻辑实验指导书计算机科学与技术学院实验教学中心数字电路及逻辑实验指导书1目录第一章实验平台简介1．1LP-2900逻辑设计实验平台1．2逻辑门第二章QuartusII开发软件的使用2．1基于QuartusII的设计输入2．2基于QuartusII的平面编辑2．3基于QuartusII的模拟仿真2．4基于QuartusII的编程下载第三章数字电路及逻辑实验3．0一位半加器设计3．1译码器的设计3．2数据比较器的设计3．3同步计数器的设计3．4分频（除频）器的设计3．5移位寄存器的设计3．6数字显示电路的设计数字电路及逻辑实验指导书2第一章实验平台简介1．1LP-2900逻辑设计实验平台LP-2990逻辑设计实验平台由CPLD晶片板、I/O元件实验板、PC下载界面电路和电源四部分组成。1．CPLD晶片板在CPLD晶片板上，有一片Altera10K系列晶片，AlteraEPF10K10TC144-4CPLD,该晶片提供不断重新下载新电路的弹性与便利。2．I/O元件实验板在I/O元件实验板上，有12种I/O元件：4组红绿黄LED；6个共阴极七段显示器；一个蜂鸣器；两个电子骰子；一个时序电路；3组8位开关；4个脉冲按键；一个4x3键盘；一块8x8点矩阵LED显示器；一个液晶显示器；A/D与D/A电路组件；8051单片机模组。这些I/O元件，提供了调试逻辑电路必要的环境。为了便于实验，给出LP-2900的部分I/O元件的脚位：4组红绿黄LED代号L1L2L3L4L5L6L7L8装置红LED黄LED绿LED红LED黄LED绿LED红LED黄LED脚位Pin7Pin8Pin9Pin10Pin11Pin12Pin13Pin14代号L9L10L11L12LED_COM装置绿LED红LED黄LED绿LEDLED1---LED12的共阴点脚位Pin17Pin18Pin19Pin20Pin1416个共阴极七段显示器代号abcdefgdp脚位Pin23Pin26Pin27Pin28Pin29Pin30Pin31Pin32代号DE1DE2DE3脚位Pin33Pin36Pin37DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0---Y5为C1---C6，C1---C6分别为6个显示器阴极共点端。4x3键盘代号DE1DE2DE3RK1RK2RK3脚位Pin33Pin36Pin37Pin42Pin43Pin44RK1RK2RK3为键盘列输出。DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0---Y3为C1---C4，C1---C4分别为键盘的扫描输出。数字电路及逻辑实验指导书33组8位开关代号Sw1Sw2Sw3Sw4Sw5Sw6Sw7Sw8脚位Pin47Pin48Pin49Pin51Pin59Pin60Pin62Pin63代号Sw9Sw10Sw11Sw12Sw13Sw14Sw15Sw16脚位Pin64Pin65Pin67Pin68Pin69Pin70Pin72Pin73代号Sw17Sw18Sw19Sw20Sw21Sw22Sw23Sw24脚位Pin78Pin79Pin80Pin81Pin82Pin83Pin86Pin87蜂鸣器代号Sp1脚位Pin46时序电路代号SOC脚位Pin55(10MHZ)3．PC下载界面电路PC与LP2900的通信电路。1．2逻辑门为了便于在图形方式下选取逻辑器件和在文本方式下使用门原语设计逻辑电路，下面给出部分逻辑门符号以供使用。（1）图形方式逻辑门名称and2两输入端与门andii输入端与门or2两输入端或门(i=28)nand2两输入端与非门nor2两输入端或非门not非门xor异或门xnor同或门tri三态门（2）门原语设计使用逻辑符号and与如:一位半加器nand与非modulefadd(s,c,a,b);//端口列表or或inputa,b;//输入nor或非outputs,c;//输出not非xor(s,a,b);//s=a异或bxor异或and(c,a,b);//c=a与bxnor同或andmodule数字电路及逻辑实验指导书4第二章QuartusII开发软件的使用2.1基于QuartusII的设计输入1.点击桌面图标QuartusII或开始菜单程序的Altera程序项。2．电路输入（图形方式）（1）新建工程：FileNewProjectWizard。在E盘创建工程。（2）新建文件：FileNewDesignFilesBlockDiagram/schematic,出现图形编辑窗口。（3）电路输入：在图形编辑窗口点击鼠标右键InsertSymbol输入电路符号。（4）电路连接：使用窗口左侧的绘图工具连接电路。（5）管角命名：鼠标移动到管角名称处双击鼠标输入管角名。（6）保存文件名：FileSaveAs。生成的文件扩展名为.bdf，并自动添加到工程。（7）编译工程：ProgressingStartCompilation。或者在工具栏中选项编译工具按钮。3．文本输入（文本方式）（1）新建工程：FileNewProjectWizard。（2）新建文件：FileNewDesignFilesVerilogHDLFilles,出现文本编辑窗口。编写Verilog程序。（3）保存文件名：FileSaveAs。生成的文件扩展名为.v，并自动添加到工程。（4）编译工程：ProgressingStartCompilation。或者在工具栏中选项编译工具按钮。2.2基于QuartusII的平面编辑（1）设备选择：Assignmentsdevice…。Devicefamily:FLEX10KAvailabledevices:EPF10K10TC144-4（2）平面规划：AssignmentsPins。出现图形界面，对管脚进行编辑，在Location中输入管脚分配号，同时可以在上面的芯片上看到引脚锁定。（3）编译工程：ProgressingStartCompilation。或者在工具栏中选项编译工具按钮。2.3基于QuartusII的模拟仿真仿真可以分为功能仿真和时序仿真（***功能仿真需用工具生成功能仿真网表文件）。功能仿真生成网表文件方法：菜单\Processing\GenerateFunctionalSimulationNetlist。数字电路及逻辑实验指导书5仿真步骤如下：（1）在工具栏中选择SettingsSimulatorSettingsSimulationmode，设置仿真方式为功能仿真或时序仿真。（2）创建波形文件：FileNewVectorWaveformFile。（3）选择仿真节点：ViewNodeFinder。添加波形文件的引脚。（4）设置仿真时间:EditEndtime:1usGridSize:100us（5）设置波形或数据：利用窗口左侧图标进行设置。（6）存储波形文件：FileSaveAs。（7）波形模拟仿真：ProgressingStartSimulation。或点击工具栏中仿真图标。2.4基于QuartusII的编程下载（1）编程下载：ToolsProgrammerConfigure(hardtype:ByteBlasterMV)。（2）功能调试：在LP-CPLD2900数字实验平台上验证电路功能。数字电路及逻辑实验指导书6第三章数字电路及逻辑实验逻辑电路根据输出信号对输入信号响应的不同分为两类：组合逻辑电路（简称组合电路）与时序逻辑电路（简称时序电路）。在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路的原有的输出状态无关。从电路的结构上看，组合逻辑电路的输出端和输入端之间没有反馈回路。在时序逻辑电路中，任何时刻电路的输出不仅取决于该时刻的输入信号，也取决于电路过去的输入。一般来说，它是由组合逻辑电路和存储电路两部分组成，并形成反馈回路。3．0一位半加器的设计3．0．1实验内容试设计两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。3．0．2设计方法1、利用真值表法，写出最简与或逻辑表达式输入变量ab输出变量sc0001101100101001s=a’b+ab’=a⊕bc=ab逻辑符号名：xor---异或门;and2---两输入与门。2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路。3、平面编辑、编译及下载调试。4、用VerilogHDL连续赋值语句assign描述。modulefadd(a,b,s,c,ledcom);inputa,b;outputs,c,ledcom;数字电路及逻辑实验指导书7wirea,b,s,c;assignledcom=1;assigns=!a&&b||a&&!b;assignc=a&&b;endmodule5、用VerilogHDL门原语设计上述逻辑功能（考核点）设计发挥：设计一位全加器（学生自选）真值表如下：表达式如下：S=A⊕B⊕CinCi=(A⊕B)Cin+AB3．1译码器的设计3．1．1概念译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2的n次方个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。3．1．2设计内容试设计一个具有使能端的2:4译码器，要求使能输入端g=0时，允许对输入的二进制代码进行译码，对应的输出端输出0，其它输出端输出均为1。当使能输入端g=1时，禁止对输入的二进制代码进行译码，译码器的输出y0、y1、y2、y3均为1。3．1．3设计方法1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式使能控制G输入端A1A0输出端Y3Y2Y1Y010000XX0001101111111110110110110111ABCinSumCout0000010100111001011101110010100110010111数字电路及逻辑实验指导书8y0’=g’a1’a0’;y1’=g’a1’a0;y2’=g’a1a0’;y3’=g’a1a0;y0=(g’a1’a0’)’;y1=(g’a1’a0)’;y2=(g’a1a0’)’;y3=(g’a1a0)’;逻辑符号名：nand3---三输入与非门;not---非门。2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路3、平面编辑、编译及下载调试。4、用三目条件运算符描述moduledecoder(g,a1,a0,y3,y2,y1,y0,ledcom);inputa1,a0,g;outputy3,y2,y1,y0;outputledcom;assignledcom=1;assigny0=(!g&&!a1&&!a0)?0:1;//信号=条件？表达式1：表达式2；assigny1=(!g&&!a1&&a0)?0:1;assigny2=(!g&&a1&&!a0)?0:1;assigny3=(!g&&a1&&a0)?0:1;endmodule5、试用VerilogHDLcase语句描述上述逻辑功能（考核点）数字电路及逻辑实验指导书93．2数据比较器的设计3．2．1概念在数字系统中，经常需要比较两个数的大小，用来完成两个数码比较的数字逻辑电路称为数据比较器。3．2．2内容试设计一个两位数据比较器，当a1a0b1b0时g=1,当a1a0b1b0时s=1，当a1a0=b1b0时e=1。3．2．3设计方法1、建立功能表，利用公式法或卡诺图法写出逻辑表达式。比较输入a1b1a0b0比较输出gsea1b1Xa1b1Xa1=b1a0b0a1=b1a0b0a1=b1a0=b0100010100010001注：X表示任意值g=a1b1’+(a1b1+a1’b1’)a0b0’=a1b1’+(a1☉b1)a0b0’s=a1’b1+(a1b1+a1’b1’)a0’b0=a1’b1+(a1☉b1)a0’b0e=(a1b1+a1’b1’)(a0b0+a0’b0’)=(a1☉b1)(a0☉b0)