优越的性能非凡的价值

最低的功耗.最高的价值.创新的产品.正在量产中LatticeECP3™FPGA系列是以价值为基础的LatticeECP™（EconomyPlus）FPGA系列的最新成员。LatticeECP3采用一个超低功耗、成本优化的65纳米级工艺的FPGA结构，将前一代产品的功能提高到一个新的水平，并以极具有竞争力的功耗和成本为设计师们提供具有增强型特性和功能的器件。LatticeECP3提供了高达150KLUT的逻辑密度以及高达7Mbit的存储器以便于系统集成、级联的高性能DSP块用于处理高密度RF/IF和基带设计，并且支持高速存储器接口，包括800Mbps的DDR3和高达1Gbps的通用LVDS性能，适用于ADC/DAC接口。LatticeECP3器件通过内置的高速、低功耗收发器使您进一步降低成本，收发器支持的协议包括PCIExpress、以太网（GbE、SGMII&XAUI）、SDI（3G/HD/SD）、串行RapidIO、CPRI和OBSAI。LatticeECP3器件还提供了增强的FPGA配置选项，通过并行闪存支持加密、双引导功能和快速配置。LatticeECP3系列凭借其低功耗的特点、小裸片尺寸、外形小巧的wirebond封装、高性能DSP、I/O和多协议的SERDES，非常适合用于无线、有线和视频广播基础设施应用。FPGA结构特性和功能 低功耗、高价值的FPGA结构• 低功耗65纳米级工艺带有4输入查找表（LUT）结构•逻辑密度从17K至149KLUT•高达7Mbit的嵌入式RAM（EBR）块和303Kbit的分布式RAM 高速嵌入式SERDES•多达16个通道，每个通道的数据速率从250Mbps至3.2Gbps•3.2Gbps时的功耗小于100mW/通道•支持PCIExpress、以太网（GbE、XAUI和SGMII）、SMPTE、串行RapidIO、CPRI和OBSAI 灵活的sysIO™缓冲器•LVCMOS33/25/18/15/12、PCI•SSTL3/2/18&HSTL15&HSTL18•LVDS、Bus-LVDS、MLVDS&LVPECL•800MbpsDDR3•1GbpsLVDS  多种封装和用户I/O选择•高达586个用户I/O引脚•低成本的wirebondfpBGA封装•可在整个密度范围内进行迁移•无铅/符合RoHS sysCLOCK™PLL和DLL• 每个器件有2个DLL，2至10个PLLLatticeECP3系列优越的性能——非凡的价值高速I/O 预置的DDR3存储器（800Mbps）1GbpsLVDS片上终端LatticeECP3特性和优点高级配置选项 使用SPI引导闪存或并行突发模式闪存进行配置使用128位AES保护您的设计双引导提供配置的备份TransFR™I/O支持系统工作的同时进行更新嵌入式SERDES 3.2Gbps工作时功耗低于100mW/通道内置的预加重和均衡支持PCIe、以太网（GbE、XAUI&SGMII）、SMPTE、串行RapidIO、CPRI和OBSAI基于quad的结构，可在一个quad中混合和匹配不同的协议单通道用于3G/HD/SDSDI支持低延时变化的CPRI链路用于多跳式RRH应用带有ALU的可级联DSP 完全可级联的slice，适用于高性能滤波器和宽算术功能使用54位可级联的算术逻辑单元实现舍入和截取函数乘法、累加、加法和减法高达320个18x18乘法器SERDESSERDESSERDESSERDESCascadablesysDSPBlocksimplementshigh-performancemultiplier,MAC,wideaddertrees,andALUfunctionsefficiently.Pre-EngineeredSourceSynchronousSupportimplementsDDR3at800Mbpsandgenericinterfacesupto1Gbps.JTAGOn-ChipOscillatorsysCLOCKPLLs&DLLsforclockmanagement.sysMEMEmbeddedBlockRAM(EBR)provides18kbitdualportRAM.ConfigurationLogicsupportsdualboot,encryptionandTransFRupdates.FlexiblesysIOBufferssupportLVCMOS,HSTL,SSTL,LVDSandmore.ProgrammableFunctionUnit(PFU)performLogic,Arithmetic,DistributedRAMandDistributedROMfunctions.Embedded3.2GbpsSERDESsupportPCIExpress,Ethernet(XAUI,1GbE,SGMII),CPRI,OBSAIand3G/HD/SD-SDI.sysDSP框图LatticeECP3EBRSRAM(Mbit)sysMEM配置选项LatticeECP3架构可编程功能单元（PFU）框图架构概述LatticeECP3FPGA使用了莱迪思的第三代成本优化的收发器和一个低功耗的65纳米级工艺的FPGA结构。在成功的LatticeECP2M™FPGA系列的基础上，LatticeECP3器件提供高性能的SERDES模块、可级联的高性能sysDSP、超高速逻辑和sysMEM™嵌入式RAM、分布式存储器、sysCLOCKPLL、DDR3存储器接口以及sysIO缓冲器。LatticeECP3为广泛的无线和有线应用提供了低成本、低功耗的可编程解决方案。LatticeECP3结构图CarryChainCarryChainLUT4LUT4LUT4FFFFLUT4LUT4FFFFLUT4LUT4FFFFLUT4ToRoutingFromRoutingSlice3Slice2Slice1Slice0双引导和128位AES加密sysCLOCKPLL框图预置的源同步接口 片上终端 DDR3(800Mbps)7:1LVDS,ADC/DACTri-StateRegisterBlock(2Flip/Flops)OutputRegisterBlock(6Flip/Flops)ISICorrectionDQS/StrobeDelay&TransitionDetect&WriteClockGenerationInputRegisterBlock(15Flip/Flops)4:1Gearbox4:1GearboxFPGAFabric17K33K67K92K149K65342107(Mbits)LUTsUPTO7MbPhaseFrequencyDetector/VoltageControlOscillatorDividerDividerDividerInternalFeedbackClockInputResetControlSignalsClockFeedbackClockOutputsDividerLockDetectPhase/DutyCycle/DutyTrimDutyTrim÷3SinglePortDualPortPseudo-DualPort16384x116384x116384x18192x28192x28192x24096x44096x44096x42048x92048x92048x91024x181024x181024x18512x36—512x36PipelineRegistersALUOutputRegistersMultipliersInputRegistersSlice0Slice1==∑±&+⊕PipelineRegistersALUOutputRegistersMultipliersInputRegisters==∑±&+⊕LatticeECP3SPIConfigurationMemoryDecryptionEngine128-bitKeyFPGALogicReadDataSector0Sector1ControlConfigurationAConfigurationB[[高价值、低功耗串行协议解决方案评估和开发板为了加快您的设计开发、莱迪思推出了几种支持LatticeECP3设计的开发板。这些开发板使您能够在实验室中评估LatticeECP3器件的优点和功能。增强的SMPTE支持 各种速率、各种通道、任何方向的SD/HD和3G通信 • 新的x11分频器设置 • 新增每条通道独立的Rx时钟 适用于SD/HD/3G的真正独立的Rx/Tx多速率支持！LatticeECP3多协议栈 支持常用的以太网协议（1GbE、SGMII和XAUI），扩展支持无线协议，如：CPRI和OBSAI支持PCIExpress和串行RapidIOCPRI低延时选项 支持数据速率高达3.072Gbps的CPRI和OBSAI链路通过实现创新的低延时变化SERDES支持多跳式RRH应用CPRI、OBSAI、SRIO、以太网和DSP核的库文件和适用于单芯片RF和基带实现的参考设计LatticeECP3串行协议板提供了一个平台来评估LatticeECP3器件的多协议串行协议功能以及DDR2和DDR3存储器接口。LatticeECP3视频协议板提供了一个平台来评估LatticeECP3器件的多速率3G/HD/SDI和7:1LVDS功能。还提供其它的显示接口的选择。LatticeECP3I/O协议板提供了一个平台来评估的DDR3DIMM且包含了用于串行协议以及高速源同步LVDSI/O的连接器。CDRRecoveredClock8bor16brxdataBypassableBridgeFIFORXDesWA10b/8bCPRIIPCoreSERDES/PCSFPGAFabricIPCoreUserInterfacerx_clkff_rxi_clkOffsetToSCIBypassableBridgeFIFOforSingleClockDomainImplementationWordAlignerVariationReportedinOffsetRegistersPCIExpressSerialRapidIOGigabitEthernet*XAUISupportedPHYsEmbeddedSERDESandPhysicalCodingSub-Layers(PCS)SoftIP*CPRI/OBSAISupportedByExtensionChannelAlignmentRxLinkSynchronize8b/10bRXStateMachineStateMachineSoftLogicChannelAlignmentRxLinkSynchronize8b/10bClockToleranceCompensationClockToleranceCompensationLTSSMFramingPCIePHYSoftLogicChannelAlignmentRxLinkSynchronize8b/10bClockToleranceCompensationXAUIStateMachineXAUIPCSSoftLogicRxLinkSynchronize8b/10bClockToleranceCompensationGbEStateMachine/AutoNegotiationSGMII(Optional)TxRxTxRxTxRxTxRxLatticeECP3SERDESPLL(x20)FabricSMPTEDividerSettings148.35MHz148.5MHzReferenceClockRx3Rx2Rx1RxTxRx0Tx3Tx1Tx0Tx2DIV2:1.485GbpsDIV1:2.97GbpsDIV11:270Mbps3GHDRecClk3RecClk2RecClk1RecClk0HD3G3GSDS