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课程设计报告设计题目：数控函数信号发生器专业：通信工程学生姓名：班级学号：指导教师：指导单位：日期：2007年9月26日i目录第1章．技术指标………………………………………………………………11.1系统功能要求…………………………………………………………11.2系统结构要求…………………………………………………………11.3电气指标及设计条件…………………………………………………1第2章．整体设计方案…………………………………………………………22.1整体方案………………………………………………………………22.2整体方框图及原理……………………………………………………32.3方案比较………………………………………………………………52.4整机元件清单…………………………………………………………5第3章．单元电路设计…………………………………………………………63.1时钟电路设计…………………………………………………………63.2锁相频率综合器电路设计……………………………………………63.3线性-函数数值编码转换电路设计…………………………………113.4波形选择和指示电路设计……………………………………………123.5D/A转换电路(双极性输出)设计…………………………………133.6幅度控制电路设计……………………………………………………133.7输出阻抗产生电路设计………………………………………………14第4章．测试与调整…………………………………………………………154.1时钟电路测试…………………………………………………………154.2锁相频率综合器电路测试……………………………………………154.3线性-函数数值编码转换电路测试…………………………………204.4D/A转换电路(双极性输出)测试…………………………………204.5幅度控制(AGC)电路测试…………………………………………21第5章．设计小结……………………………………………………………225.1设计任务完成情况……………………………………………………225.2问题及改进……………………………………………………………225.3心得体会………………………………………………………………235.4对于一些问题的探讨…………………………………………………23ii致谢……………………………………………………………………………24附录一整体电路图…………………………………………………………附附录二E2PROM中烧写数据的C++语言代码……………………………25附录三E2PROM中的烧写数据(包括曲线拟合与误差分析)……………28参考文献………………………………………………………………………301第1章技术指标1.1系统功能要求数控函数信号发生器的基本要求是：用数字技术产生各种用户所需要的信号，并且信号的类型、频率和幅度可由用户通过良好而舒适的人机接口进行设定。同时设计应注意指示系统(正常工作指示、波形指示)的完备。1.2系统结构要求数控函数信号发生器的系统结构要求如图1-1所示，用户通过人机接口设定相应的频率、波形、幅度设定开关后，系统即可产生符合用户要求的函数信号。1.3电气指标及设计条件1.3.1基本指标1、取样点为256的情况下输出正弦波、锯齿波、三角波和方波；2、输出幅度为Uopp=5V；3、输出频率可控范围：8Hz~800Hz，256级可调(分频比1~100)；1.3.2扩展指标1、输出信号幅度可以数控，4级可调(1.25V、2.5V、3.75V、5V)；2、输出频率可控范围：8Hz~8KHz，1000级可调(分频比1~1000)。1.3.3设计条件1、电源电压为±5V；标准时钟频率综合器频率选择开关函数发生器波形选择开关幅度选择开关函数信号输出图1-1数控函数信号发生器系统结构示意图2第2章整体设计方案2.1整体方案2.1.1方案一：基于直接锁相频率合成的数控函数信号发生器32.768KHz的石英晶体配合CD4060产生基准时钟信号。锁相频率合成器接受基准时钟信号后对基准时钟信号进行倍频。产生基准时钟信号的整数倍频率(1~1000倍)。74HC393在内部级联后。产生下一级E2PROM的地址扫描信号。E2PROM函数数值编码存储器存有4种函数信号波形256抽样的8位编码。其地址位第9、10位接波形选择开关。DAC0832外加两级运放形成双极性输出的D/A转换单元。第三级运放和CD4052组合对模拟电压信号进行幅度控制，外接1个2位拨码开关选择幅度增益的确定值。最后加阻抗变换单元实现50Ω输出电阻。2.1.2方案二：基于混频锁相频率合成的数控函数信号发生器考虑到短稳和长稳是PLL工作时两个极其重要的指标。而在用PLL实现频率综合器时，如果电路的分频比跨度过大(其定性的衡量可以近似使用PLL频率合成器的输出带宽比上最大频率)，将会导致环路阻尼因子ξ(此物理量和环路的稳定性有很大的关系)在不可接受的极大的范围内变化。最终导致PLL的短稳极差。考虑到这一点，笔者提出方案二。方案二和方案一最大的区别在于频率综合器的设计是采用混频器和PLL相结合的设计方案。本方案中PLL产生4MHz~5MHz，步长为1KHz的数字信号。然后和一个4MHz基准时钟源混频。输出经过双/单端变换后，通过1个7阶的切比雪夫LPF。再经放大形成符合CMOS电平标准的数字信号。其余部分同方案一。32.2整体方框图及原理2.2.1方案一：基于直接锁相频率合成的数控函数信号发生器32.768KHz的石英晶体经过CD4060的16分频后产生2.048KHz的基准数字时钟信号。锁相频率合成器接受基准时钟信号后，产生基准时钟信号的整数倍频率(1~1000倍)。其PLL反馈环路上置有由3片74HC160采用同步级联后和GAL16V8D(烧写后成为一个12输入的与非门)以及3个4位拨码开关组合而成的可控分频器。3个4位拨码开关控制级联后的3片74HC160的记数反馈状态，送入12输入的与非门，其输出反馈到3片74HC160的端子，使级联后计数器以3个4位拨码开关置数值加1为模。同时与非门的输出是级联后计数器的进位信号，也是时钟按3个拨码开关置数值加1的分频信号。74HC393在内部级联后形成1个模为256的计数器。该计数器以锁相频率合成器产生的频率可调的数字信号为时钟，在8个记数端子上产生下一级E2PROM函数数值编码存储器所需要的地址扫描信号。E2PROM函数数值编码存储器存有4种函数信号波形256抽样的8位编码。其地址位低8位接受74HC393的8个记数端子产生的地址扫描信号，第9、10位外接1个2位拨码开关选择不同的内存扫描区域，从而在8位数据端上读出4种不同函数信号波形256抽样的8位编码。同时第9、10位的内存扫描区域选择开关还要外接1个GAL16V8D烧写成的译码器，控制4只不同颜色的高亮度LED(红、黄、蓝、绿)，指示此时读取的是何种函数信号波形256抽样的8位编码。分频器PDVCO÷N(1~1000)频率选择开关OSC8位计数器E2PROM波形选择开关D/A放大增益/衰减幅度选择开关输出阻抗变换图2-1数控函数信号发生器系统框图LD4电流输出型D/A转换器DAC0832外加两级运放形成双极性模拟电压输出的D/A转换单元，接受E2PROM函数数值编码存储器送来的函数信号波形256抽样的8位编码，转换成模拟电压信号。对模拟电压信号进行幅度控制的是第三级运放和CD4052组合，外加一些定值电阻形成的AGC系统。CD4052是双4选1模拟开关，使用其中的一个4选1模拟开关，将其和1K、2K、3K、4K电阻接成并联方式后作为第三级运放的可变反馈电阻，控制模拟电压信号的幅度增益，其中CD4052的信号选择端子外接1个2位拨码开关选择幅度增益的确定值。最后的阻抗变换单元直接在AGC系统的输出端再接一跟随器后串联1个50Ω电阻即可实现。2.2.2方案二：基于混频锁相频率合成的数控函数信号发生器和方案一不同的是方案二中锁相环路可控分频器采用2片ASIC专用分频器74HC40102级联实现。混频器采用MC1496辅以外围电阻和多路电源形成(具体电路可参见MC1496使用手册)。双/单端变换用差动放大器，将乘法器的双端输出转化为单端输出。LPF的等波纹振荡带设为1.5MHz，为了使通带内波纹起伏足够小，又要求过渡带边缘足够陡峭，选择使用1个7阶的切比雪夫LPF实现滤波。最后信号通过1级三极管单放实现放大，以符合电平标准。其余部分同方案一。分频器PDVCO÷N(4000~5000)频率选择开关OSC18位计数器E2PROM波形选择开关D/A放大增益/衰减幅度选择开关输出阻抗变换图2-2混频式数控函数信号发生器系统框图OSC2放大双/单输出变换52.3方案比较对比方案一和方案二，可以发现：两方案的不同之处只在于最前级的频率综合器的设计方案不同，其他后续环节完全一样。实际上本课题最精华的部分也就在于频率综合器的设计。两套方案对于频率综合器的设计都是以PLL为核心，只是方案一是纯粹的2阶单环锁相系统，方案二是外差式2阶单环锁相系统。相比较而言，方案一比较简洁，所用器件和外设都比较少；方案二的实施相对复杂，所用器件和外设都比较多。但是方案一中PLL的短稳较差，相位抖动比较严重；方案二则不然，PLL的长稳和短稳都非常优秀，信号非常清晰。综合考虑作业时间和所给元件以及实验室条件，最终选择方案一，但是不能确保最终信号的稳定度。2.4整机元件清单型号名称及功能数量OSC：32.768KHzCD4060CD74HC4046AE74HC16074HC393AT28C64BDAC0832TL084CD4052GAL16V8D2位拨码开关4位拨码开关10K排阻高亮度LED普通LED68nF电容20pF电容1000μF电容0.1μF电容石英晶体时钟分频器锁相芯片BCD码计数器双4位2进制计数器存储器D/A转换器通用集成运算放大器双4选1模拟开关可编程逻辑器件DIP微型开关DIP微型开关5脚4封装并联型排阻红、黄、蓝、绿指示灯扁平封装LEDPLL环路滤波电容振荡电容电源低频滤波铝电解电容电源高频滤波独石电容1113111112235411311其他阻、容件自选。6第3章单元电路设计3.1时钟电路设计电气指标中要求数控函数信号发生器在取样点为256的情况下输出频率为8Hz~8KHz的函数信号。故而取样信号的频率应该为输出函数信号频率的256倍，即2.048KHz~2.048MHz。而取样信号是通过PLL产生的，即PLL应该产生频段为2.048KHz~2.048MHz(分频比1~1000)的数字信号。故送入PLL的基准信号频率应该为2.048KHz。此即时钟发生电路应该产生的频率。由于32.768KHz的信号经过4次2分频后即可产生2.048KHz的信号，故而选用振荡频率为32.768KHz的石英晶体，经过CD4060的4次2分频后得到标准时钟信号。电路图如下：其中2个68pF的瓷片电容为32.768KHz石英晶体的配套起振电容。经过CD4060后，从其第7脚输出的就是频率为2.048KHz的标准时钟信号。3.2锁相频率综合器电路设计3.2.1可预置分频器的设计前面的设计中已经分析了：PLL接受2.048KHz的标准时钟信号，产生频段为2.048KHz~2.048MHz，步长为2.048KHz(分频比1~1000)的输出信号。由于PLL要产生的是2.048KHz的1~1000倍频的信号。根据PLL的同步锁定原理知道：在PLL的反馈环路上应该放置一个1~1000的可预置分频器。又由数字电路的知识知道：模为M的计数器，其进位信号一定是时钟信号的M分频。至此问题化解为设计一个模长可预置的计数器，再取其进位信号和时钟信号一起送入PLL。Q4Q5Q6Q7Q8Q9Q10Q12Q13Q14COUTCINRST32.768K1M68p×27546141315123101112fi=2.048KHz图3-1标准时钟频率发生电路7由于PLL的