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习题51、中央处理器有哪些基本功能？由哪些基本部件组成？2、什么是指令周期、CPU周期和时钟脉冲周期？三者有何关系？3、参见图5.1所示的数据通路。画出存数指令“STOIRs，(Rd)”的指令周期流程图，其含义是将源寄存器Rs的内容传送至(Rd)为地址的主存单元中。4、参见图5.13所示的数据通路。画出取数指令“LDA(Rs)，Rd”的指令周期流程图，其含义是将(Rs)为地址的主存单元的内容传送至目的寄存器Rd。标出相应的微操作控制信号序列。5、参见图5.15所示的数据通路。画出加法指令“ADDRd，(mem)”的指令周期流程图，其含义是将Rd中的数据与以mem为地址的主存单元的内容相加，结果传送至目的寄存器Rd。6、假设CPU结构如图5.56所示，其中有一个累加寄存器AC、一个状态条件寄存器和其它4个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。要求：(1)标明图中a、b、c、d这4个寄存器的名称；(2)简述指令从主存取出到产生控制信号的数据通路；(3)简述数据在运算器和主存之间进行存/取访问的数据通路。图5.56CPU结构图7、简述程序与微程序、指令与微指令的区别。8、微命令有哪几种编码方法，它们是如何实现的？9、简述机器指令与微指令的关系。10、某机的微指令格式中有10个独立的控制字段C0～C9，每个控制字段有Ni个互斥控制信号，Ni的值如下：请回答：(1)如果这10个控制字段，采用编码表示法，需要多少控制位？(2)如果采用完全水平型编码方式，需要多少控制位？11、假设微地址转移逻辑表达式如下：μA4=P2·ZF·T4μA3=P1·IR15·T4μA2=P1·IR14·T4μA1=P1·IR13·T4μA0=P1·IR12·T4其中μA4～μA0为微地址寄存器的相应位，P1和P2为判别标志，ZF为零标志，IR15～IR12为指令寄存器IR的相应位，T4为时钟脉冲信号。试说明上述逻辑表达式的含义，画出微地址转移逻辑图。12、已知某机采用微程序控制方式，其控制存储器容量为512×48位。微指令字长为48位，微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个（直接控制），微指令采用水平型格式，如图5.57所示。图5.57微指令格式(1)微指令格式中的三个字段分别应为多少位？(2)画出围绕这种微指令格式的微程序控制器逻辑框图。13、从供选择的答案中，选出正确答案填入题中的横线上。微指令分成水平型微指令和A两类。B可同时执行若干个微操作，所以执行指令的速度比C快。在串行方式的微程序控制器中，取下一条微指令和执行本条微指令在时间上是D进行的，而微指令之间是E执行的。实现机器指令功能的微程序一般是存放在F中的，而用户可写的存储器则由G组成。供选择的答案如下：A～C：①微指令；②微操作；③水平型微指令；④垂直型微指令。D，E：①顺序；②重叠。F，G：①随机存取存储器（RAM）；②只读存储器（ROM）。14、水平型微指令和垂直型微指令的含义是什么？它们各有什么特点？15、简述微程序控制器与硬连线控制器的相同点与差别，并分别说明两种操作控制器的一般组成。16、什么叫并行性？粗粒度并行与细粒度并行有何区别？17、并行性有哪两重含义？实现并行处理技术主要有哪几种形式？18、造成流水线断流的因素主要有哪些？分别给出它们的解决方法。19、从供选择的答案中，选出正确答案填入题中的横线上。某机采用两级流水线组织，第一级为取指和译码，需要200ns完成操作；第二级为执行和写回，大部分指令能在180ns内完成，但有两条指令需要360ns才能完成，在程序运行时，这类指令所占比例为5%～10%。根据上述情况，机器周期（即一级流水线时间）应选为A。两条执行周期长的指令采用B的方法解决。供选择的答案如下：A：①180ns；②190ns；③200ns；④360ns。B：①机器周期选为360ns；②用两个机器周期完成。20、今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请问：(1)流水线的操作周期应设计为多少？(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？(3)如果在硬件设计上加以改进，至少需推迟多少时间？21、判断以下三组指令中各存在哪种类型的数据相关。(1)I1LDAR1，A；M(A)→R1，M(A)是存储单元I2ADDR2，R1；(R2)+(R1)→R2(2)I3STAR3，B；R3→M(B)，M(B)是存储单元I4SUBR3，R4；(R3)-(R4)→R3(3)I5MULR5，R6；(R5)×(R6)→R5I6ADDR5，R7；(R5)+(R7)→R522、指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器（WB）五个过程段，共有12条指令连续输入此流水线。(1)画出流水处理的时空图，假设时钟周期为100ns；(2)求流水线的实际吞吐率（单位时间里执行完毕的指令数）；(3)求流水线的加速比；(4)求流水线的效率。23、设有主频为16MHz的微处理器，平均每条指令的执行时间为2个机器周期，每个机器周期由2个时钟脉冲周期组成。问：(1)存储器为“0”等待，求出机器速度；(2)假如每两个机器周期中有一个是访存周期，需插入一个机器周期的等待时间，求机器速度。（“0等待”表示存储器可在一个机器周期完成读/写操作，因此不需要插入等待时间）24、从供选择的答案中，选出正确答案填入题中的横线上。微机A和B是采用不同主频的CPU芯片，片内逻辑电路完全相同。若A机的CPU主频为8MHz，B机为12MHz。则A机的CPU主振周期为Aμs。如A机的平均指令执行速度为0.4MIPS，那么A机的平均指令周期为Bμs，B机的平均指令执行速度为CMIPS。供选择的答案如下：A～C：①0.125；②0.25；③0.5；④0.6；⑤1.25；⑥1.6；⑦2.5。25、(1)设某机主频为8MHz，每个机器周期平均含2个时钟周期，执行每条指令平均花2.5个机器周期，试问该机的平均指令执行速度为多少MIPS？(2)若机器主频不变，但每个机器周期平均含4个时钟周期，执行每条指令平均花5个机器周期，则该机的平均指令执行速度又是多少MIPS？由此可得出什么结论？26、提高单机系统指令级并行性的措施主要有哪些？参考答案习题51.略2.略3.STOI指令的指令周期流程图如附图5.1所示。附图5.1STOI指令的指令周期流程图4.LDA指令的指令周期流程图如附图5.2所示。附图5.2LDA指令的指令周期流程图5.ADD指令的指令周期流程图如附图5.3所示。附图5.3ADD指令的指令周期流程图6.(1)a：数据缓冲寄存器DR；b：指令寄存器IR；c：主存地址寄存器AR；d：程序计数器PC。(2)M→IR→操作控制器。(3)读主存储器：通过AR先置操作数地址，M→DR→ALU→AC；写主存储器：通过AR先置操作数地址，AC→DR→M。7.略8.略9.略10.(1)如果这10个控制字段，采用编码表示法，需要31位控制位；(2)如果采用完全水平型编码方式，需要69位控制位。11.逻辑表达式的含义为：（1）在进行P1测试时，根据指令寄存器IR中的IR15～IR12修改μA3～μA0，进行16路分支；（2）在进行P2测试时，根据零标志ZF修改μA4，进行2路分支：（3）所有的表达式均分别和T4相与，表示在T4内形成后继微指令的微地址。微地址转移逻辑图如附图5.4所示，图中S4～S0分别对应微地址寄存器μA4～μA0的异步置“1”端，低电平有效。附图5.4微地址转移逻辑图12.(1)判别测试字段占4位，直接微地址字段占9位，操作控制字段占35位。(2)微程序控制器逻辑框图如附图5.5所示。附图5.5微程序控制器逻辑框图13.A：④；B：③；C：④；D：②；E：①；F：②；G：①。14.略15.略16.略17.略18.略19.A：③；B：②。20.(1)流水线的操作周期应设计为100ns；(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟130ns进行，如附图5.6所示。附图5.6两条指令流水解释的时空图(3)如果在硬件设计上加以改进，如采用相关专用通路（结果一旦生成即可使用），则勿需推迟第2条指令的读操作。21.在第(1)组指令中，存在RAW相关；第(2)组指令中，存在WAR相关；第(3)组指令中，存在RAW相关、WAR相关和WAW相关。22.(1)画出流水线时空图如附图5.7所示。附图5.7指令流水处理的时空图(2)流水线的实际吞吐率为：TP=12/(16×100×10-9×106)=7.5MIPS(3)流水线的加速比为：Sp=12×5×100/(16×100)=3.75(4)流水线的效率为：η=12×5×100/(5×16×100)=75%23.(1)=4MIPS(2)≈2.67MIPS24.A：①；B：⑦；C：④。25.(1)=1.6MIPS(2)=0.4MIPS由（1）、（2）可以得出如下结论：机器的主频相同并不意味着平均指令执行速度也相同，平均指令的执行速度不仅与主频有关，而且还与每条指令解释时指令周期中所包含的机器周期数、每个机器周期中所包含的时钟周期数有关。26.提高单机系统指令级并行性的措施主要有超标量技术、超流水线技术、超标量超流水技术、VLIW技术和EPIC技术等。