集成计数器74LS192的使用

华东理工大学信息学院电信系集成计数器74LS192的使用74LS192是同步可拟计数器，具有双时钟输入，并具有清除和置数等功能同步十进制计数器——74LS192集成计数器▲逻辑符号输入输出RDCUCDD0D1D2D3Q0Q1Q2Q300××d0d1d2d310↑1××××101↑××××1011×××××1××××××d0d1d2d3加计数减计数保持0000▲74LS192功能表LD各引脚功能符号的意义：D0~D3：并行数据输入端Q0~Q3：数据输出端CU：加法计数脉冲输入端CD：减法计数脉冲输入端RD：异步置0端（高电平有效）：置数控制端（低电平有效）LDC：加法计数时，进位输出端（低电平有效）B：减法计数时，借位输出端（低电平有效）▲74LS192的时序图分析RD：异步置0端。计数器复位。置零0000：置数控制端（低电平有效）。LD1110CD为高电平，计数脉冲从CU端输入。:进位输出;:借位输出。CU为高电平，计数脉冲从CD端输入。CB1001000000001001三、实验内容及步骤1、利用一块74LS192作十进制0～9加法计数。2、用两块74LS192组成二位计数脉冲上升沿触发的计数电路，作十进制数0～99计数。3、用计数器的预置BCD码的输入端和预置数装入端设计一个22进制和特殊15进制（1-15）的计数器，并验证该电路的正确性。图六进制计数用两个74LS192构成100进制计数器计数器的级联使用利用进位输出控制高一位的CPU端构成的加数级联图计数开始时，先在RD端输入一个正脉冲，此时两个计数器均被置为0状态。此后在端输入“1”，RD端输入“0”，则计数器处于计数状态。在个位的74LS192(1)的CU端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态从1001→0000，同时其进位输出从0→1。▲利用74LS192实现100进制计数器(想一想)将多个74LS192级联可以构成高位计数器。例如：用两个74LS192可以组成100进制计数器。此上升沿使十位的74LS192(2)从0000开始计数，直到第100个CP脉冲作用后，计数器由10011001恢复为00000000，完成一次计数循环。LDC特殊12进制计数器1-12六、实验报告要求1.整理实验电路。2.设计一个秒时钟计数(1-60)、译码显示电路，画出逻辑电路图。