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第十章Localbus10.4功能说明局部总线控制器(LBC)允许实现具有特定定时要求的存贮器系统。·SDRAM器提供了到使用存贮体交叉和连续页面模式的SDRAM接口，通过一条复用的地址/数据总线实现高性能。生成总线时钟的内部DLL保证电路板设计时数据上升沿性能的改善。·GPCM为较为简单、性能较低的存贮器和内存映射设备提供接口。由于不支持突发，所以它具有较低的性能。所以，GPCM控制的存贮体主要用于引导装入和访问低性能的内存映射的外设。·UPM支持刷新定时器，外部总线的地址复用和产生可编程的行地址和列地址选通控制信号，允许到DRAM的、突发SRAM和几乎其他所有类型外设的最小粘合接口。UPM可以用来产生灵活的、用户定义的控制存贮设备的控制信号的定时模式。这些模式定义了读、写、突发读或突发写期间的外部控制信号的行为。还可以使用刷新定时器周期地启动用户定义的刷新模式。图10-20.LBC中的存贮控制器的基本操作可以把每个存贮体（片选）通过其基址寄存器中的机器选择位（BRn[MSEL]）分配给这三种机器的任何一个，如图10-20所示。如果存贮体匹配，对应的机器（GPCM、SDRAM或UPM）就掌管控制访问的外部信号，并一直保持控制直到操作结束。10.4.1基本系统结构下面几个小节介绍LBC的基本系统结构。10.4.1.1地址和地址空间检查将已定义的基址写入BRn寄存器，将对应的地址掩码写入ORn寄存器。每当请求访问局部总线时，将内部事务的地址与每一个存贮体进行比较。该地址由ORn[BA]和ORn[AM]屏蔽，通过将该地址的19个最高有效位与每个存贮体的基址进行比较来译码地址。如果与一个存贮控制器存贮体匹配，那么就使用由该存贮体的BRn和ORn所定义的属性控制存贮器的访问；如果与多个存贮体匹配，那么编号最小的存贮体处理存贮器访问（也就是说，存贮体0的优先级高于存贮体1）。10.4.1.2外部地址锁存允许信号（LALE）局部总线使用一条复用的地址/数据总线，所以LBC必须辨别在同一条总线（LAD[0:31]）上出现的地址阶段和数据阶段。当LALE信号有效时，表示为地址阶段，此时LBC在LAD[0:31]信号上驱动存贮器的地址。外部地址锁存器使用这一信号捕获地址并将其提供给存贮器或外设的地址信号。当LALE无效时，LAD[0:31]作为访问的（双向）数据总线。所有的地址阶段都使LALE有效，信号时长可编程，介于1到4个总线时钟周期之间。LALE有效的频率在三种存贮控制器之间会有所变化。对于PGCM，将每一次LCSn有效认为是一次独立的访问，相应地，在每一次这样的访问之前LALE有效。比如，为了满足32字节cache行的传输，驱动8位端口的GPCM会让LALE和LCSn有效32次。SDRAM控制器使LALE有效只是为了启动给定起始地址的一次突发传输，因此，对于SDRAM来说，通过32位端口传输32字节的cache行可能只需要让LALE有效一次。对于UPM，LALE有效的次数依赖于UPMRAM是何如编程的。典型地，UPM单次访问使LALE有效一次，但是可以根据情况对UPM编程，多次使LALE有效，还能修改LA[27:31]的值而与LALE无关。一般地，当使用GPCM和SDRAM控制器时，如果使用足够宽的锁存器在LALE有效阶段捕获全部地址，就不必使用LA[27:31]。如果LBC正生成它自己的突发地址序列，UPM可能使用LA[27:31]。为了说明LBC如何处理大事务，图10-21给出了GPCM在执行从地址0x5420开始的32字节写操作时的LBC信号。注意，在32次LALE有效的每一次有效期间，LA[27:32]精确地镜像LAD[27:32]，但在数据阶段，只有LAD[0:7]和LDP0由有效数据和奇偶校验位驱动。注意：所有地址和信号的值均用16进制表示。D(Bk)表示32字节数据的第k个字节，P(Bk)表示第k个数据字节的校验位。图10-21.将32个字节写入地址0x5420进行8位GPCM举例10.4.1.3数据传输确认（TA）LBC内的三种存贮控制器产生内部传输确认信号TA（transferacknowledge），允许采样（读）或修改（写）时LAD[0:31]上的数据。数据采样/数据修改总是发生在总线周期结束的时候，此时LBC使TA内部有效。在LBC调试模式下，也可以从外部在信号LDVAL上观察到TA。GPCM和SDRAM控制器根据选项和模式寄存器中的定时参数自动的生成TA，UPM只有在UPM模式下置位了UTARAM字比特位的情况下才产生TA。图10-22给出了LALE、TA（内部）和LCSn。注意，TA和LALE不可能同时有效，在LALE有效期间，LCSn（或其它任何控制信号）保持无效或冻结。图10-22.使用LALE、TA和LCSn的基本LBC总线周期10.4.1.4数据缓冲控制（LBCTL）存贮控制器为局部总线提供了数据缓冲控制信号LBCTL，这一信号在访问受GPCM或UPM控制的存贮体时被激活，置位ORn[BCTLD]可以禁止LBCTL。访问SDRAM机控制的存贮体不激活LBCTL控制。在GPCM模式下，LBCTL可以进一步由LBCR[BCTLC]配置，充当外部LWE或外部LOE信号。如果把LBCTL配置为数据缓冲控制信号（LBCR[BCTLC]＝00），在存贮控制器操作的第一个周期的总线时钟的上升沿让该信号有效（高电平），与LALE一致。如果访问是写，LBCTL在整个写期间保持高电平。但如果访问是读操作，LALE无效性和LBCTL变为无效（低电平），这样存贮器设备才能驱动总线。如果当前挂起了连续读操作，则在下一次事务开始之前让LBCTL有效一个总线时钟周期（也就是说，LALE之前一个总线时钟周期），允许总线在驱动下一个地址之前使用整个总线时钟周期进行翻转。如果使用外部总线收发器，则应使用LBCTL高电平表示写方向。注意，LBCTL缺省（复位或总线空闲时）也是高电平。10.4.1.5奇偶生成和校验（LDP）通过改变BRn[DECC]可以为任何一个存贮体配置奇偶校验。使用LDP[0:3]按字节生成和校验奇偶位，当BRn[DECC]=01时（正常奇偶校验）是为存贮体，当BRn[DECC]=10时是为读-修改-写（RMW）奇偶校验。在LDP[0:3]上产生的字节通道奇偶校验位与BRn[DECC]的设置无关。注意，RMW奇偶校验只能用于32位端口大小的存贮体。LBCR[EPAR]确定奇偶校验的全局类型（奇校验或者偶校验）。10.4.1.6总线监控器总线监控器用来保证每一个总线周期在一个合理的用户定义时间内终止。当一个事务开始时，总线监控器从超时值（LBCR[BMT]）开始倒计数，直到总线上的数据节拍被确认。然后，它重新装载超时值，重新倒计数，直到数据占用完成，如果没有尚未完成的事务，就进入空闲。置位LTEDR[BMD]禁止监控器错误检查（即总线监控器超时不置位LTESR[BM]），但总线监控器仍然是工作的，并且能产生UPM异常（参见10.4.1.4节“异常请求”的解释）或者终止GPCM访问。保证LBCR[BMT]的值不被设置得过低是很重要的，否则，将会在正常操作中出现虚假的总线超时，尤其是对SDRAM，会导致数据传输不完整。相应地，除了复位值0x00（与2048个总线周期的最大超时值一致），在任何条件下，LBCR[BMT]的设置都不得低于0x05（或者40个总线周期的超时）。10.4.2通用片选机（GPCM）GPCM允许到SRAM、EPROM、FEPROM、ROM器件和外部外设的最小粘合逻辑和灵活的接口。GPCM包含两个基本的配置寄存器组——BRn和ORn。图10-23给出了GPCM模式下8位端口大小的SRAM器件和LBC之间的简单连接。写入存贮器的每个字节都可以使用字节写允许信号（LWE）。同样，所提供的输出允许信号（LOE）使外部粘合逻辑最小。系统复位时，系统完全配置之前，全局（启动）片选可用，它提供引导ROM片选信号0LCS。图10-23.局部总线与GPCM设备的接口图10-24显示了由地址线和CE之间所要求的建立时间所定义的LCS。用户可以配置ORn[ACS]使LCS满足这一要求。图10-24.GPCM基本读时序（XACS＝0，ACS＝1x，TRLX＝0，CLKDIV＝4，8）10.4.2.1定时配置如果BRn[MSEL]选择GPCM，则从ORn取得存贮器时钟周期属性，这些属性包括CSNT、ACS、XACS、SCY、TRLX、EHTR和SETA字段。表10-23给出了LCRR[CLKDIV]＝4或8时写访问的信号行为和系统响应。表10-24给出了LCRR[CLKDIV]＝4或8时读访问的信号行为和系统响应。表10-25和表10-26分别显示了LCRR[CLKDIV]＝2时写和读信号的行为。表10-23.GPCM写控制信号的时序（LCRR[CLKDIV]＝4或8）选项寄存器属性信号行为（总线时钟周期）TRLXXACSACSCSNTLCSn有效地址地址改变LCSn无效LWE无效，地址/数据无效总周期1000000003+SCY001001/4003+SCY001101/2003+SCY010000003+SCY011001003+SCY011102004+SCY0000100-1/43+SCY001011/4-1/4-1/43+SCY001111/2-1/4-1/43+SCY0100100-1/43+SCY011011-1/4-1/43+SCY011112-1/4-1/44+SCY100000003+2*SCY101001+1/4004+2*SCY101101+1/2004+2*SCY110000003+2*SCY111002004+2*SCY111103005+2*SCY1000100-1/44+2*SCY101011+1/4-1-1/4-1/45+2*SCY101111+1/2-1-1/4-1/45+2*SCY1100100-1/44+2*SCY111012-1-1/4-1/45+2*SCY111113-1-1/4-1/46+2*SCY1LALE仅有效一个周期时的总周期（ORn[EAD]=0，ORn[EAD]=1，LCRR[EADC]=01）。LALE有效超过一个时钟周期时将相应地增加总周期数。表10-24.GPCM读控制信号的时序（LCRR[CLKDIV]=4或8）选项寄存器属性信号行为（总线时钟周期）TRLXEHTRXACSACSLCSn有效地址LCSn无效，地址改变总周期100000014+SCY000101/414+SCY000111/214+SCY00100014+SCY00110114+SCY00111215+SCY01000025+SCY010101/425+SCY010111/225+SCY01100025+SCY01110125+SCY01111226+SCY10000058+2*SCY100101+1/459+2*SCY100111+1/259+2*SCY10100058+2*SCY10110259+2*SCY101113510+2*SCY110000912+2*SCY110101+1/4913+2*SCY110111+1/2913+2*SCY111000912+2*SCY111102913+2*SCY111113914+2*SCY1LALE仅有效一个周期时的总周期（ORn[EAD]=0，ORn[EAD]=1，LCRR[EADC]=01）。LALE有效超过一个时钟周期时将相应地增加总周期数。表10-25.GPCM写控制信号的时序（LCRR[CLKDIV]=2）选项寄存器属性信号行为（总线时钟周期）TRLXXACSACSCSNTLCSn有效地址地址改变LCSn无效LWE无效，地址/数据无效总周期1000000003+SCY001001/2003+SCY001101/2003+SCY010000003+SCY011001003+SCY011102004+SCY000010003+SCY00