7-6-设计流程

StateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色StateKeyLabofASIC&Systems,FudanUniversity半定制设计流程半定制设计流程迭代性迭代性22与与33可互换可互换LVS/DRCStateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色StateKeyLabofASIC&Systems,FudanUniversity1、设计输入硬件描述语言：2、计规范检查:LEDA（Synopsys）－增强了设计人员检查HDL代码的能力，包括可综合性，可仿真性、可测试性和可重用性LogicDesignFlow任何文本编辑工具–如：Ultraedit（IDMComputerSolutions公司）;vi（Linux文本编辑工具）–仿真器自带编辑器…StateKeyLabofASIC&Systems,FudanUniversity3、功能仿真LogicDesignFlowStateKeyLabofASIC&Systems,FudanUniversity4、逻辑综合LogicDesignFlowTargetTechnology:target_library：综合所要映射的库，根据此库来计算路径延迟。link_library：是链接库，一般情况下，它和目标库相同.symbol_library：是符号库，定义了单元电路显示的Schematic的库。StateKeyLabofASIC&Systems,FudanUniversity4、逻辑综合–Synopsys:DesignCompiler;198890%ASIC设计师选用1年的license83万RMBSDF或者SPEF最标准的方式是反标给PT(静态时序分析)检查。因DC集成了简版的PT，所以也可以反标给DC。但是DC不能做一些高级分析，比如crosstalk，On-ChipVariationStateKeyLabofASIC&Systems,FudanUniversity4、逻辑综合:设计约束设计约束EnvironmentalAttributes设置，设计环境约束set_operating_conditions（工艺、温度、电压和RC模型）set_wire_load_model(互连线负载模型)set_load/set_fanout_load(输出负载)Set_driving_cell(输入驱动)根据SDC进行约束优化，选择相应的标准单元，提高性能一般设计约束是以脚本.tcl形式输入StateKeyLabofASIC&Systems,FudanUniversityDesignOptimizationConstraints：create_clock时钟周期(组合电路不需要时钟的设置)、set_input_delay输入延时、set_output_delay输出延时等set_max_area面积约束用来设置电路的最大面积4、逻辑综合:设计约束设计约束StateKeyLabofASIC&Systems,FudanUniversity5、时序验证LogicDesignFlowSTA时序验证StateKeyLabofASIC&Systems,FudanUniversityLogicDesignFlow6、DFT(DFTCompiler):扫描式可测性设计将记忆单元替换成扫描单元扫描单元工作模式：标准工作模式和测试模式StateKeyLabofASIC&Systems,FudanUniversityLogicDesignFlow总结designentryStateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色StateKeyLabofASIC&Systems,FudanUniversity1、设计、时序设定版图设计数据层和工艺层的映射关系定义、设计数据层的属性定义StateKeyLabofASIC&Systems,FudanUniversity2、Floor Planning布图规划：包括裸片大小的规划、I/O规划、电源规划、硬核或模块（hardcore、block）的规划等，是对芯片内部结构的完整规划和设计。布图规划的合理与否直接关系到芯片的时序收敛、布线通畅。电源规划：是给整个芯片的供电设计出一个均匀的网络1.电源环（powerring）：是指为了均匀供电，包围在标准单元（sc）周围的环形供电金属，用于连接电源I/O单元和sc的followingpins；2.电源网格（powerstrips）：指芯片内部纵横交错的电源网格（powergrid）。StateKeyLabofASIC&Systems,FudanUniversity裸片大小的规划、I/O、电源规划、硬核或模块规划2、Floor PlanningStateKeyLabofASIC&Systems,FudanUniversityGood Floor PlanningStateKeyLabofASIC&Systems,FudanUniversity布局的主要任务是标准单元sc的摆放和优化。3、PlacementStateKeyLabofASIC&Systems,FudanUniversity44、、CTSCTSCTS步骤中，需要对设计的时钟分布有大体的了解，buffertree的级数，时钟的skew等StateKeyLabofASIC&Systems,FudanUniversity44、、CTSCTS目标：低SKEW，低时钟LATENCY插入Buffers时钟树的生成缓冲的插入时钟网络的分层StateKeyLabofASIC&Systems,FudanUniversity44、、CTSCTS(a)H-树(b)平衡树1.H-树是一种非常规整的分配网络，它的时钟延迟是可预测的。2.平衡树是一种与具体电路特点密切相关的的分配网络，它的时钟延迟需要仔细计算和分析。StateKeyLabofASIC&Systems,FudanUniversity44、、CTSCTS时钟驱动器时钟驱动器时钟驱动器预处理时钟产生器1.Alpha21164是第一个浮点计算速度超过1GFLOPS的64位芯片，2.Alpha服务器系统在SPEC、SPECweb、tpmC、浮点运算等方面指标曾经在相当长的时间内都居领先地位；3.基于Alpha21164芯片的群集系统主要用于高性能技术计算领域，4.如超级浮点计算等。StateKeyLabofASIC&Systems,FudanUniversity分为全局布线（globalrouting）、详细布线（detailrouting）和布线修正（searchandrepair）。5、RoutingStateKeyLabofASIC&Systems,FudanUniversity分为全局布线（globalrouting）、详细布线（detailrouting）和布线修正（searchandrepair）。5、RoutingStateKeyLabofASIC&Systems,FudanUniversity保证芯片能被foundry正确制造：1.天线效应修补：如果某一层的一个信号线过长，在制造过程中可能会吸收大量的电荷，从而造成栅氧化层击穿。采用信号跳层或者插入反偏二极管来消除；2.大面积金属开槽：降低金属线的密度，降低金属线“变形”的可能性；3.填充金属：为了防止金属密度过小导致金属吸收过度的刻蚀剂而引起过度刻蚀；4.单孔变多孔：布线完成后不同层的金属在连接处都只用了单一孔来进行连接，这样接触电阻大，而且如果制造出问题时容易断路。单孔变多孔，既提高了可靠性，又降低了电阻；5.添加PADfilter：把PAD连接在一起；6.添加corefilter：填充标准单元之间的空隙；7.做完DFM修复后，需要利用ICC本身自带的工具再次做DRC和LVS，保证没有引起错误。6、Design For Manufacturability(DFM)StateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色StateKeyLabofASIC&Systems,FudanUniversity全定制设计流程AC性能DRCLVSStateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色StateKeyLabofASIC&Systems,FudanUniversity选择选择EDAEDA设计工具的原则设计工具的原则只用“sign-off”的工具–可靠、稳定–工业界普遍认可–FOUNDARY认可必须针对芯片的特点–根据芯片的不同设计要求（面积、速度、功耗），有重点地选用不同工具–根据芯片的不同类型（模拟、数字），采用不同的设计工具StateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色–Synopsys–Cadence–MentorStateKeyLabofASIC&Systems,FudanUniversity集成电路设计流程与集成电路设计流程与EDAEDA工具工具–集成电路设计流程•半定制设计流程–LogicDesignFlow–PhysicalDesignFlow•全定制设计流程–选择EDA工具的原则–主要EDAVendor的工具特色–Synopsys–Cadence–MentorStateKeyLabofASIC&Systems,FudanUniversity主要的EDAVendorSynopsys：1.DesignCompiler®2012.06:根据设计描述和设计约束并针对特定的工艺库自动综合出一个优化的门级电路；设计描述：接受多种输入格式，如硬件描述语言、原理图和EDIF网表等，并产生多种报告文件；工艺库：得到了60多个半导体厂商、380到500个工艺库的支持；据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额；StateKeyLabofASIC&Systems,FudanUniversity主要的EDAVendorSynopsys：3.DFT(DFTCompiler):扫描式可测性设计将记忆单元替换成扫描单元扫描单元工作模式：标准工作模式和测试模式两种工作模式StateKeyLabofASIC&Systems,FudanUniversity