高速信号完整性工程师培训认证课程-SATA

SATA一致性测试培训课程2011/1/212高速信号完整性工程师培训课程目录•SATA概览•PHY/TSG/OOB测试•RSG测试•RX/TX/SI测试•eSATA简介2011/1/213高速信号完整性工程师培训课程SATA,SAS概览:并行向串行的转换•在个人电脑的领域,并行ATA接口由SATA代替•在服务器领域,UltraSCSI接口由SAS代替•串行ATA是一种演进方案，用来逐步代替并行ATA•串行ATA规定了一种标准，用来把硬盘驱动器串联到PC、笔记本电脑、服务器中的硬盘驱动控制器上2011/1/214高速信号完整性工程师培训课程SATA概况•SATA–1.5Gbps(GenI),3Gbps(GenII)and6Gbps(GenIII)datarate–允许AC/DC耦合–SpreadSpectrumclocking（扩频时钟）–串行ATA发展路标图支持最长10年的存储设备发展空间–点到点串行传送数据–使用人们熟悉的8b/10b编码方案–串行ATA采用差分信令，更换了过时的IDE电缆(并行ATA)–简化了系统设计•电压更低•针脚数量更少•软线缆•串行ATA电缆不会阻碍空气流动2011/1/215高速信号完整性工程师培训课程SATA的优势(相对于并行ATA)•电压更低(250mV与5V相比)•针脚数量更少(7针与41针相比)•支持的电缆长度更长(1米与18英寸相比)•提高了扩充能力–没有主从关系–一条总线专用于一台设备•提高了可靠性–循环冗余校验(CRC)•可以热插拔•规范要求更细更软的电缆•软件兼容并行ATA–不需重写设备驱动程序•可以用于连接电缆的应用和连接背板的应用2011/1/216高速信号完整性工程师培训课程SATA-IO•SATA-IO是一个独立的非盈利性组织，由业界主要公司发起，并为这些服务。SATA-IO通过纳入原先的“串行ATA工作组”，旨在为业界实施SATA规范提供指导和支持。标准化后的SATA规范取代了已使用达15年之久的陈旧技术，其高速串行总线预计可满足人们未来10年的传输需求。•SATA-IO成员有能力影响SATA规范的发展，甚至直接参与SATA规范的制定。2011/1/217高速信号完整性工程师培训课程SATA-IW互连工作小组(IW):互连工作小组成立的目的是验证产品已以及根据SATA-IO互操作测试规范要求预先定义的子设备的互连性SATA互连工作小组给产品供应商提供最早的在各个新定义领域测试产品的机会，同时也给SATA技术专家提供了短期的互连测试解决方案更多详情请参见InteropWorkshopOverviewpresentation.2011/1/218高速信号完整性工程师培训课程SATA一致性测试PHY/TSG/OOB测试RSG(接收端测试)Rx/Tx和SI测试2011/1/219高速信号完整性工程师培训课程2011/1/219SATAUTD1.4测试需求PhyTransmitSignalRequirementsSIGeneralRequirementsTSG-01:DifferentialOutputVoltageSI-1:8:CableCharacterizationTSG-02:Rise/FallTimeSI-09:Inter-SymbolInterferenceTSG-03:DifferentialSkewPhyGeneralRequirementsTSG-04:ACCommonModeVoltagePHY-01:UnitIntervalTSG-05:Rise/FallImbalancePHY-02:FrequencyLongTermStabilityTSG-06:AmplitudeImbalancePHY-03:Spread-SpectrumModulationFrequencyTSG-07:Gen1(1.5Gb/s)TJatConnector,ClocktoData,fBAUD/10PHY-04:Spread-SpectrumModulationDeviationTSG-08:Gen1(1.5Gb/s)DJatConnector,ClocktoData,fBAUD/10PhyOOBRequirementsTSG-09:Gen1(1.5Gb/s)TJatConnector,ClocktoData,fBAUD/500OOB-01:OOBSignalDetectionThresholdTSG-10:Gen1(1.5Gb/s)DJatConnector,ClocktoData,fBAUD/500OOB-02:UIDuringOOBSignalingTSG-11:Gen2(3Gb/s)TJatConnector,ClocktoData,fBAUD/500OOB-03:COMINIT/RESETandCOMWAKETransmitBurstLengthTSG-12:Gen2(3Gb/s)DJatConnector,ClocktoData,fBAUD/500OOB-04:COMINIT/RESETTransmitGapLengthTSG-13:Gen3(6Gb/s)TransmitJitterw/woCICOOB-05:COMWAKETransmitGapLengthTSG-14:Gen3(6Gb/s)TXMaximumDifferentialVoltageAmplitudePhyReceiver/TransmitterChannelReqsTSG-15:Gen3(6Gb/s)TXMinimumDifferentialVoltageAmplitudeRX/TX-01:PairDifferentialImpedanceTSG-16:Gen3(6Gb/s)TxACCommonModeVoltageRX/TX-02:Single-EndedImpedance(Obsolete)PhyReceiveSignalRequirementRX/TX-03:Gen2(3Gb/s)DifferentialModeReturnLossRSG-01:Gen1(1.5Gb/s)ReceiverJitterToleranceTest(Normative)RX/TX-04:Gen2(3Gb/s)CommonModeReturnLossRSG-02:Gen2(3Gb/s)ReceiverJitterToleranceTest(Normative)RX/TX-05:Gen2(3Gb/s)ImpedanceBalanceRSG-03:Gen3(6Gb/s)ReceiverJitterToleranceTestRX/TX-06:Gen1(1.5Gb/s)DifferentialModeReturnLossRSG-05:Gen1AsynchronousReceiverStressTestat+350ppmRX/TX-07:Gen3(6Gb/s)DifferentialModeReturnLossRSG-06:Gen1AsynchronousReceiverStressTestWithSSCRX/TX-08:Gen3(6Gb/s)ImpedanceBalanceSATAMeasurementLegends:NochangefrompreviousUTD1.3specversionRevisedmethodologyfromUTD1.3toUTD1.4NewtestdefinitionsinUTD1.4Obsolete2011/1/2110高速信号完整性工程师培训课程SATA模型•SATAI使用模型–Gen1i,Gen1m,Gen1X•SATAII使用模型–Gen2i,Gen2m,Gen2X•SATAIII使用模型–Gen3i•有关i/m/x的选择–i:1米线缆以内；如：PC主板测试–m:2米线缆以内；如：短背板测试–X：2米线缆以上；如：长背板测试Gen1i/2i/3iGen1m/2mGen1X/2X2011/1/2111高速信号完整性工程师培训课程SATA测试码型2011/1/2112高速信号完整性工程师培训课程HFTPRawAcquisition2011/1/2113高速信号完整性工程师培训课程HFTPRawAcqwithAligns2011/1/2114高速信号完整性工程师培训课程MFTPRawAcquisition2011/1/2115高速信号完整性工程师培训课程LFTPRawAcquisition2011/1/2116高速信号完整性工程师培训课程LBPRawAcquisition2011/1/2117高速信号完整性工程师培训课程SATA测试方法•AWG方法–使用AWG提供激励源–使SATA/SAS设备产生ALIGNTestpatterns•BISTFIS(BuiltInSelfTestFrameInformationStructure)Method–配置SATA/SAS的寄存器强制其处于测试模式。–配置SATA/SAS的寄存器强制其发送不同的测试Pattern。2011/1/2118高速信号完整性工程师培训课程AWG的方法测试设置•AWG提供激励源•AWG通过LAN/GPIB由示波器的应用软件SST进行控制•最初的AWG文件需要手动调用出来•也可以全部进行手动测试2011/1/2119高速信号完整性工程师培训课程BISTpattern测试设置•BISTpattern由软件控制•BISTFIS控制软件由芯片供应商提供•不需要AWG2011/1/2120高速信号完整性工程师培训课程SATA参数测量•DifferentialVoltage•Rise/FallTime•DifferentialSkew•CommonmodeVoltage•EyeDiagramanalysis•Jittermeasurement•UnitInterval•Bitrate•在SATA的SPEC中，一致性测试需要先测试差分电压，上升，下降时间，skew，共模电压，当上述参数不能Pass的时候再作眼图的辅助分析，其中差分电压的测试需要遵循一套复杂的测试流程和算法，但在Intel的OEM，ODM厂商却并不使用上述测量方法，而是用Sigtest软件直接作眼图和抖动分析。所以SATAWG并不认同Intel的测试方法。2011/1/2121高速信号完整性工程师培训课程PHY测试：Phy-01UI•HFTP•100,000UI以上•如果支持SSC，则在测试时需打开SSC•使用DPOJET测试DATAPeriod•使用2阶低通滤波器，截止频率1.98MHz•Limit：–Gen1i：666.4333~670.2333ps–Gen2i：333.2167~335.1167ps–Gen3i：166.0683~167.5583ps2011/1/2122高速信号完整性工程师培训课程Phy-02FrequencylongtermStability•只在PUT不支持SSC时测试•HFTP•使用DPOJET测试DATAPeriod•使用2阶低通滤波器，截止频率1.98MHz•如分辨位数不够可以将测试结果导出到参考波形进行测试•Limit:+/-350ppm•Deviation=(Nominal–MeasuredMeanPeriod)/Nominal*1e6ppm–Nominal:666.6667ps(Gen1)–Nominal:333.3333ps(Gen2)–Nominal:166.6667ps(Gen3)2011/1/2123高速信号完整性工程师培训课程Phy-03Spread-spectrummodulationFrequency•fssc至少需要测试10个完整SSC周期•HFTP(SSCon）•测试Dataperiod,绘制时间趋势图。•使用光标测量十个周期，读出测试值/10•有时候因为分辨率和噪声的问题，需要将数据导出到参考波形中进行测量。•Limit：30~3