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EDA课程设计设计题目:竞赛抢答器姓名：刘云龙学号：2010508140班级：10级2班专业：电子信息院系：信息科学与技术学院指导老师：田敏实验日期：2013年1月13日1一、前言...........................................................................................................................................21.1课程设计的意义................................................................................................................21.2VHDL语言简介..................................................................................................................2二、方案选择及原理分析...............................................................................................................32.1通用可控分频器硬件方案选择.......................................................................................32.2通用可控分频器原理分析...............................................................................................32.2.1偶数分频器...................................................................................................................32.2.2奇数分频器............................................................................................................4三、软件设计.................................................................................................................................53.1系统分析............................................................................................................................53.2系统的结构和模块划分....................................................................................................53.2.1固定数值分频模块................................................................................................63.2.2按键和显示模块....................................................................................................73.2.3占空比和分频系数可控分频模块........................................................................73.3可控分频的实现...............................................................................................................8四、软硬件的系统测试...................................................................................................................8五、心得体会.................................................................................................................................8附录..................................................................................................................................................9参考文献.........................................................................................................................................162一、前言分频器是数字系统设计中的一种基本电路，我们往往需要通过分频器得到我们所需要的时钟频率。在实际设计中我们经常用到的为整数分频，有时要求等占空比，有时又要求非等占空比。在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联结构构成各种形式的任意占空比偶数分频及非等占空比的奇数分频，实现起来比较简单，对于等占空比的奇数分频以及可控的分频实现起来会较为困难。本文利用VHDL硬件描述语言，使用Altera公司的FPGA芯片，设计了一种能够满足上述要求，而且较为通用的可控分频器。只需在分频器的输入端用按键输入相应的分频系数，就可以得到所需的频率。1.1课程设计的意义随着电子技术的高速发展，FPGA/CPLD以其高速、高可靠性、串并行工作方式等突出优点在电子设计中受到广泛的应用，而且代表着未来EDA设计的方向。FPGA/CPLD的设计采用了高级语言，如VHDL语言AHDL语言等，进一步打破了软件与硬件之间的界限，缩短了产品的开发周期。所以采用先进的FPGA/CPLD取代传统的标准集成电路、接口电路已成为电子技术发展的必然趋势。EDA技术代表了当今电子设计技术的最新发展方向，采用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在汁算机上自动处理完成。由于现代电子产品的复杂度和集成度的日益提高，一般分离的中小规模集成电路组合已不能满足要求，电路设计逐步地从中小规模芯片转为大规模、超大规模芯片，具有高速度、高集成度、低功耗的可编程朋IC器件已蓬勃发展起来。[1]分频器是一种在FPGA的设计中使用效率非常高的设计，使用硬件描述语言进行设计消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。1.2VHDL语言简介VHDL（VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage）是超高速集成电路硬件描述语言，是一种用于电路设计的高级语言。它出现于80年代后期，刚开始时它是由美国国防部开发出来的，是为了供美军用来提高设计的可靠性和缩减开发周期的一种使用范围比较小的设计语言。VHDL语言主要应用于数字电路系统的设计。目前，国内对它的应用多数集中在FPGA/CPLD/EPLD的设计当中，除此之外，一些较为有实力的单位，也将它用来设计ASIC。VHDL语言具有多层次描述系统硬件功能的能力，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL还支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定3义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。VHDL语言具有自顶向下和基于库的设计特点。其开发流程：在顶层用方框图或硬件语言对电路的行为进行描述后，进行系统仿真验证和纠错，再用逻辑综合优化工具生成具体的门级逻辑电路的网表，然后通过适配器将网表文件配置于指定的目标器件，产生最终下载文件或配置文件。最后把适配后生成的下载或配置文件通过编程器或编程电缆下载到具体的FPGA/CPLD器件中去，以便进行硬件调试和验证，从而实现可编程的专用集成电路ASIC的设计。VHDL主要用于描述数字系统的结构，行为，功能和接口，除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL系统设计与其他硬件描述语言相比，具有比较强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言之一。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证.二、方案选择及原理分析2.1通用可控分频器硬件方案选择分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用频率非常高的一种基本设计。基于FPGA实现的分频电路一般有两种方法：一种是使用FPGA芯片内部提供的锁相环电路进行分频，如ALTERA提供的PLL（PhaseLockedLoop），Xilinx提供的DLL（DelayLockedLoop）；第二种是使用硬件描述语言，如VHDL、VerilogHDL等。使用锁相环电路进行分频有许多的优点，例如可以实现倍频、相位偏移以及占空比可调等。但是由于FPGA内部提供的锁相环个数极为有限，不能满足使用时的要求。因此使用硬件描述语言实现分频电路在数字电路设计较为常用，因为它消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。2.2通用可控分频器原理分析实现分频电路最基础的东西是计数器，设计分频器的关键在于输出电平在何时进行翻转。计数器的种类分为普通计数器和约翰逊计数器两种，这两种计数器在分频电路中均可使用，最普通的计数器是加法或减法计数器。在同一时刻，加法计数器的输出可能有多位发生变化，因此，当使用组合逻辑对输出进行译码时，可能会导致尖峰脉冲信号。下面使用加法计数器来分别描述各种分频器的实现。2.2.1偶数分频器偶数分频最易于实现，想要实现占空比为50%的偶数N分频，一般来说4有两种方案：一是当计数器计数到N/2-1时，将输出的电平进行一次翻转，并同时给计数器一个复位信号，使计数器重新开始计数，如此循环下去，便可实现占空比为50%的偶数N分频；二是当计数器的输出为0到N/2-1时，时钟的输出为0或1；当计数器的输出为N/2到N-1时，时钟的输出为1或0；当计数器计数到N-1时，将计数器进行复位，重新开始计数，如此循环下去，也能实现50%偶数分频。需指出的是，第一种方案只能实现占空比为50%的分频器，而第二种方案还可以对占空比进行有限度的调整。图2.150%占空比2分频时序图图2.24分之1占空比4分频时序图2.2.2奇数分频器想要实现非50%占空比的奇数分频，比如实现占空比为20%（1/5）、40%（2/5）、60%（3/5）、80%（4/5）的5分频器，我们可以采用类似于偶数分频的第二种方案；但如果要实现占空比为50%的奇数分频，就不