EDA FPGA设计流程及其工具

12008-2-26西华大学电气信息学院胡兵1本章首先介绍FPGA/CPLD开发和设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII软件的使用做详细讲解。第二章FPGA设计流程及其工具2008-2-26西华大学电气信息学院胡兵22.1FPGA／CPLD设计流程第二章FPGA设计流程及其工具原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构的配置4、OTP器件编程应用FPGA/CPLD的EDA开发流程:2008-2-26西华大学电气信息学院胡兵3使用某种硬件描述语言(HDL)，如VHDL或VerilogHDL，对电路进行描述。2.1.1设计输入(原理图／HDL文本编辑)2.1FPGA／CPLD设计流程1.图形输入原理图输入波形图输入2.HDL文本输入适合大规模的电路设计，有很好的可移植性，可读性强易于交流。状态图输入2008-2-26西华大学电气信息学院胡兵42.1.2综合2.1FPGA／CPLD设计流程整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、图形描述，依据给定的器件结构进行编译、优化、转换和综合，最终获得门级电路网表文件[如EDIF格式(ElectronicDesignInterchangeFormat),文件后缀是:*.edf]。因此综合器工作前，必须给定最后实现的硬件结构参数。（速度或面积最优等）2008-2-26西华大学电气信息学院胡兵52.1.3适配器（布局布线器）2.1FPGA／CPLD设计流程适配器的任务是完成目标系统在器件上的布局布线。其功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真,并可生成适配技术报告。CPLD*.JED,*.POF,*.ISP等格式文件FPGA*.SOF,*.JAM,*.BIT等格式文件2008-2-26西华大学电气信息学院胡兵62.1.4时序仿真与功能仿真2.1FPGA／CPLD设计流程时序仿真功能仿真就是接近真实器件运行特性的仿真，仿真文件中己包含了经过逻辑门和布线产生的延迟。是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟。仿真过程不涉及任何具体器件的硬件特性。22008-2-26西华大学电气信息学院胡兵72.1FPGA／CPLD设计流程2.1.5编程下载通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)。2008-2-26西华大学电气信息学院胡兵82.1FPGA／CPLD设计流程2.1.6硬件测试最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。2008-2-26西华大学电气信息学院胡兵9...IOEIOE...IOCIOE...IOEIOE...IOCIOE...IOEIOE逻辑块...IOEIOE...IOEIOEI/OE可编程连线2.1FPGA／CPLD设计流程总结:文本图形设计输入综合网表文件适配布局布线,并生成相应的文件2008-2-26西华大学电气信息学院胡兵10第二章FPGA设计流程及其工具2.2常用EDA工具EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器2008-2-26西华大学电气信息学院胡兵112.2常用EDA工具2.2.1设计输入编辑器2.2.2HDL综合器‹Synopsys公司的FPGACompiler、FPGAExpress综合器。‹Synplicity公司的SynplifyPro综合器。‹Mentor子公司ExemplarLogic的LeonardoSpectrum综合器。性能良好的FPGA/CPLD设计的HDL综合器有如下三种：2008-2-26西华大学电气信息学院胡兵122.2常用EDA工具2.2.3仿真器按处理的硬件描述语言类型分，HDL仿真器可分为：(1)VHDL仿真器。(2)Verilog仿真器。(3)MixedHDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。HDL仿真器：Mentor公司ModelSim32008-2-26西华大学电气信息学院胡兵132.2常用EDA工具2.2.4适配器(布局布线器)2.2.5下载器(编程器)FPGA厂商提供如：Altera公司的MAX+PLUSII、QuartusII集成于MAX+PLUSII、QUARTUSII中2008-2-26西华大学电气信息学院胡兵14第二章FPGA设计流程及其工具2.3MAX+plusII设计流程图形或HDL编辑器编程器设计输入综合或编译适配器件下载仿真设计有错编辑网表提取数据库建立逻辑综合逻辑分割适配延时网表提取编程文件汇编2008-2-26西华大学电气信息学院胡兵15第二章FPGA设计流程及其工具编译和仿真经检测无误后,才可将下载信息通过编程器下载到目标器件中。进入编译网表提取功能模块后,MAX+PlussII将从适配文件中提取SNF时序仿真文件SimulationNetlistFile(仿真网表文件:*.snf)，该文件详细记录了当前适配的延时和逻辑功能信息，可用于对设计进行时序仿真。作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。2008-2-26西华大学电气信息学院胡兵16第二章FPGA设计流程及其工具2.4MAX+plusII概述MAX+plusII启动界面2008-2-26西华大学电气信息学院胡兵172.4MAX+plusII概述MAX+plusII的原理图编辑器2008-2-26西华大学电气信息学院胡兵182.4MAX+plusII概述MAX+plusII的HDL文本编辑器42008-2-26西华大学电气信息学院胡兵192.4MAX+plusII概述MAX+plusII的波形编辑器2008-2-26西华大学电气信息学院胡兵20第二章FPGA设计流程及其工具2.5IP核IP(IntellectualProperty)就是知识产权核或知识产权模块的意思，在EDA技术和开发中具有十分重要的地位。IP核IP核IP软核IP硬核IP固核用HDL语言描述的功能块完成了综合的功能块提供设计最终阶段产品:掩膜2008-2-26西华大学电气信息学院胡兵21第二章FPGA设计流程及其工具实验内容:启动后的界面双击快捷图标一、用原理图输入法设计电路2008-2-26西华大学电气信息学院胡兵22第二章FPGA设计流程及其工具1、建一个图形编辑文件单击选择点击2008-2-26西华大学电气信息学院胡兵23第二章FPGA设计流程及其工具将文件保存到英文目录中，并将项目转到当前设计中来。CTRL+SHIFT+J绘图工具栏绘图区滚动条2008-2-26西华大学电气信息学院胡兵24第二章FPGA设计流程及其工具2、调用逻辑符号，画出电路原理图双击空白区输入逻辑元件名52008-2-26西华大学电气信息学院胡兵25第二章FPGA设计流程及其工具①、分别调出input,output,and2,or2元件②、连接信号线f=ab+c③、双击改信号名2008-2-26西华大学电气信息学院胡兵26第二章FPGA设计流程及其工具3、编译单击并开始编译2008-2-26西华大学电气信息学院胡兵27第二章FPGA设计流程及其工具4、仿真Node→EnterNodesfromSNF加入输入输出信号2008-2-26西华大学电气信息学院胡兵28第二章FPGA设计流程及其工具画出输入信号波形作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。2008-2-26西华大学电气信息学院胡兵29第二章FPGA设计流程及其工具单击f=ab+c仿真结果2008-2-26西华大学电气信息学院胡兵30第二章FPGA设计流程及其工具二、用硬件语言输入设计电路设计一个两位加法器c[2:0]=a[1:0]+b[1:0]加法器a[1:0]b[1:0]c[2:0]module输入输出62008-2-26西华大学电气信息学院胡兵31第二章FPGA设计流程及其工具也可写为：c[2:0]=a[1:0]+b[1:0];2008-2-26西华大学电气信息学院胡兵32第二章FPGA设计流程及其工具仿真结果2008-2-26西华大学电气信息学院胡兵33第二章FPGA设计流程及其工具习题1.简要说明下列术语1）HDL2）.snf3)IP2.试说明MAX+plusII设计流程3.注意区分编程(Program)与配置(Configure)两个概念。4.用原理图输入法设计一个4线-2线普通编码器（《数电》华中科大．康华光）