FPGA开发流程简介

2019/8/301基于FPGAIP核的滤波器设计2019/8/302背景1设计指标2软件设计3硬件实现4参考文献5主要内容2019/8/303一.背景引信发展趋势2019/8/304一.背景调频谐波定距引信原理方框图2019/8/305二.设计指标带通滤波器指标如下：采样率为5MHz，阻带下截止频率为500KHz通带下截止频率为595KHz通带上截止频率为605KHz阻带上截止频率为700KHz通带衰减为0.1dB阻带衰减为60dB2019/8/306三.软件设计1.软件简介2.IP核介绍3.开发流程4.设计步骤2019/8/307三.软件设计1.软件简介Xilinx(赛灵思)是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP核。目前Xilinx满足了全世界对FPGA产品一半以上的需求。ISE的全称为IntegratedSoftwareEnvironment，即“集成软件环境”，是Xilinx公司的硬件设计工具。该平台集成了从输入、仿真、逻辑综合、布局布线与实现、时序分析、芯片下载与配置、功率分析等几乎所有设计流程所需工具。目前官方提供下载的最新版本是14.4本设计使用的是10.12019/8/308三.软件设计1.软件简介标题栏菜单栏工具栏工程管理区源文件编辑区过程管理区输出信息显示区状态显示栏2019/8/309三.软件设计工程管理区：提供工程及相关文件的显示与管理功能，主要包括源代码页面（Sources）、文件页面（Files）、快照视图（Snapshots）和库视图（Libraries）。其中，源代码视图比较常用，显示源代码层次；文件页面列出工程包含的所有文件；快照是当前工程的备份，设计人员可以随时备份，也可以将当前工程随时恢复到某个备份状态；库视图则显示了工程中用户产生的库内容。2019/8/3010三.软件设计过程管理区：本窗口显示的内容取决于工程管理区中所选定的文件。相关操作和FPGA设计流程紧密相关，包括设计输入、综合、仿真、实现和生成配置文件等。对某个文件进行了相应的处理后，在处理步骤的前面会出现一个图标来表示该步骤的状态。2019/8/3011三.软件设计2.IP核介绍IP（IntellectualProperty）核是具有知识产权的集成电路芯核的总称，是经过反复验证的、具有特定功能的宏模块，与芯片的制造工艺无关，可以移植到不同的半导体工艺中。从提供方式上，通常分为软核、硬核、固核。软核：FPGA设计中指的是对电路的硬件描述，包括逻辑描述、网表和帮助文档。固核：FPGA设计中指的是带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。硬核：FPGA设计中指的是布局工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。2019/8/3012三.软件设计2.IP核介绍IPCore生成器：Xilinx：CoreGeneratorAltera：MegaWizardIPCore生成器CoreGenerator提供了大量成熟的、高效的IP核，涵盖工业自动化、基本单元、通信和网络、数字信号处理、FPGA特点与设计、数学函数、记忆与存储单元、标准接口等类别。生成最重要的配置文件后缀.xco.2019/8/3013三.软件设计3.开发流程电路功能设计设计输入综合器件编程功能仿真时序仿真与验证实现与布局布线反标注电路验证板级仿真与验证静态时序仿真综合后仿真FPGA开发一般流程2019/8/3014三.软件设计3.开发流程综合：将设计输入编译成与、或、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而非真实的门级电路。同时生成标准延时文件；实现：将综合生成的逻辑网表配置到具体FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理的配置到芯片内部的固有硬件结构上，需在速度最优与面积最优之间选择；布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理、正确地连接各个元件。2019/8/3015三.软件设计4.设计步骤A.电路功能设计xilinx产品：Spartan类、Virtex类型号系统门数Slice数目分布式RAM块RAM专用乘法器DCM数目最大可用I/O最大差分I/O对XC3S15001500K14976208Kb576Kb3244872212019/8/3016三.软件设计4.设计步骤A.电路功能设计2019/8/3017三.软件设计4.设计步骤B.设计输入：File-NewProject2019/8/3018三.软件设计4.设计步骤B.设计输入：在工程管理区右击芯片-NewSource2019/8/3019三.软件设计4.设计步骤B.设计输入，点击Next2019/8/3020三.软件设计4.设计步骤B.设计输入，点击Next，直至finish2019/8/3021三.软件设计B.设计输入，生成滤波器系数文件。Matlabfdatool，16位4.设计步骤2019/8/3022三.软件设计4.设计步骤B.设计输入，FIRIP核设置2019/8/3023三.软件设计4.设计步骤B.设计输入，FIRIP核设置2019/8/30244.设计步骤B.设计输入，FIRIP核设置三.软件设计2019/8/30254.设计步骤B.设计输入，FIRIP核设置完成三.软件设计2019/8/30264.设计步骤C.设计测试激励，使用DDSIP核三.软件设计2019/8/30274.设计步骤C.设计测试激励源，DDSIP核设置三.软件设计2019/8/30284.设计步骤C.加入测试激励源，完成逻辑连接三.软件设计2019/8/30294.设计步骤C.加入测试文件三.软件设计2019/8/30304.设计步骤D.功能仿真三.软件设计2019/8/30314.设计步骤D.功能仿真结果0.49MHz0.6MHz0.7MHz三.软件设计2019/8/30324.设计步骤E.添加用户约束三.软件设计2019/8/30334.设计步骤F.综合三.软件设计2019/8/30344.设计步骤G.实现三.软件设计2019/8/30354.设计步骤H.生成配置文件三.软件设计2019/8/30364.设计步骤I.下载三.软件设计2019/8/30374.设计步骤I.下载JTAG模式三.软件设计2019/8/3038I.下载JTAG模式4.设计步骤三.软件设计2019/8/3039三.软件设计4.设计步骤I.下载JTAG模式2019/8/30404.设计步骤I.下载PROM模式三.软件设计2019/8/3041三.软件设计4.设计步骤I.下载PROM模式2019/8/3042三.软件设计4.设计步骤I.下载PROM模式2019/8/3043三.软件设计J.板级验证4.设计步骤2019/8/3044三.软件设计J.系统级板级测试4.设计步骤输入扫频信号2019/8/3045四.硬件实现FPGA最小系统主芯片配置芯片电源模块下载接口功能扩展接口根据芯片器件手册P39根据开发板电路百度、谷歌2019/8/3046四.硬件实现FPGA最小系统2019/8/3047四.硬件实现FPGA最小系统P142019/8/3048四.硬件实现P452019/8/3049四.硬件实现FPGA最小系统BUSY5CE13CEO10CF6CLK12CLKOUT9D028D129D232D333D443D544D647D748DNC1DNC3DNC14DNC16DNC18DNC35DNC37DNC39DNC40DNC41DNC42EN_EXT_SEL25GND2GND7GND17GND23GND31GND36GND46OE/RESET11REV_SEL026REV_SEL127TCK20TDI19TDO22TMS21VCCINT4VCCINT15VCCINT34VCCJ24VCCO8VCCO30VCCO38VCCO45U2XCF08PVO48CGNDA1GNDA13GNDA18GNDA6GNDB17GNDB2GNDC10GNDC9GNDF1GNDF18GNDG12GNDG7GNDH10GNDH11GNDH8GNDH9GNDJ11GNDJ16GNDJ3GNDJ8GNDK11GNDK16GNDK3GNDK8GNDL10GNDL11GNDL8GNDL9GNDM12GNDM7GNDN1GNDN18GNDT10GNDT9GNDU17GNDU2GNDV1GNDV13GNDV18GNDV6U1KXC3S1500-4FGG320CVCCAUXB12VCCAUXB7VCCAUXG17VCCAUXG2VCCAUXM17VCCAUXM2VCCAUXU12VCCAUXU7VCCINTF12VCCINTF13VCCINTF6VCCINTF7VCCINTG13VCCINTG6VCCINTM13VCCINTM6VCCO_7F3VCCO_7H7VCCO_7J7VCCO_6K7VCCO_6L7VCCO_6N3VCCO_5M8VCCO_5M9VCCO_5T6VCCO_4M10VCCO_4M11VCCO_4T13VCCO_3K12VCCO_3L12VCCO_3N16VCCO_2F16VCCO_2H12VCCO_2J12VCCO_1B11VCCO_1C13VCCO_1G10VCCO_0B8VCCO_0C6VCCO_0G8VCCO_5U8VCCO_4U11VCCO_1G11VCCO_0G9VCCINTN12VCCINTN13VCCINTN6VCCINTN7U1JXC3S1500-4FGG320CTDID4TDOD15PROG_BE5HSWAP_ENE6TMSB16TCKE14M0P5M2R4DONER15M1U3CCLKT15U1IXC3S1500-4FGG320CVCC1V2VCC2V5VCC3V3GNDNC1OUT3GND2VCC4Y1CRYSTALCRY_C0.1uF33R_CLKVCC3V3GNDFPGA_CLKINRST_DDiode100RST_R147KRST_R2FPGA_RSTRST_S10uFRST_CGNDVCC3V3GNDGNDFPGA_CCLKFPGA_DONEFPGA_PROG_B12345678910JTAG_PHeader5X2TCKTMSTDOTDIJTAG_C0.1uFGNDVCC3V3FPGA_CCLKTDITMSTCKFPGA_TDIFPGA_TDIGND100FPGA_R1100FPGA_R2100FPGA_R3100FPGA_R4TDOTCKTMS123456MODE_PHeader3X24K7FPGA_R54K7FPGA_R64K7FPGA_R7GNDVCC2V54K7FPGA_R8FPGA_S1SW-PBGNDVCC2V5FPGA_PROG_BFPGA_DONE4K7FPGA_R9100FPGA_R10VCC2V5FPGA_LED1GNDFPGA_LED2FPGA_INIT_B4K7FPGA_R11VCC2V5VCC1V8FPGA_D04K7FPGA_R12CLKOUT2019/8/3050BUSY5CE13CEO10CF6CLK12CLKOUT9D028D129D232D333D443D544D647D748DNC1DNC3DNC14DNC16DNC18DNC35DNC37DNC39DNC40DNC41DNC42EN_EXT_SEL25GND2GND7GND17GND23GND31GND36GND46OE/RESET11REV_SEL026REV_SEL127TCK20TDI19TDO22TMS21VCCINT4VCCINT15VCCINT34VCCJ24VCCO8VCCO30VCCO38VCCO45U2XCF08PVO48CFPGA_CCLKTDITMSTCKFPGA_TDIGND4K7FPGA_R8FPGA_S1SW-PBGNDVCC2V5FPGA_PROG_BFPGA_DONE4K7FPGA_R9100FPGA_R10VCC2V5