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EDA技术实用教程第5章QuartusII应用向导5.1基本设计流程KX康芯科技图5-1选择编辑文件的语言类型，键入源程序并存盘5.1.1建立工作库文件夹和编辑设计文件5.1基本设计流程KX康芯科技图5-2利用“NewPrejectWizard”创建工程cnt105.1.2创建工程5.1基本设计流程KX康芯科技图5-3将所有相关的文件都加入进此工程5.1.2创建工程5.1基本设计流程KX康芯科技图5-4选择目标器件EP2C5T144C85.1.2创建工程5.1基本设计流程KX康芯科技图5-5将Max+plusII工程转换为QuartusII工程5.1.2创建工程5.1基本设计流程KX康芯科技图5-6选择目标器件EP2C5T144C85.1.3编译前设置5.1基本设计流程KX康芯科技图5-7选择配置器件的工作方式5.1.3编译前设置5.1基本设计流程KX康芯科技图5-8选择配置器件和编程方式5.1.3编译前设置KX康芯科技图5-9全程编译后出现报错信息5.1.4全程编译KX康芯科技图5-10选择编辑矢量波形文件5.1.5时序仿真5.1基本设计流程KX康芯科技图5-11波形编辑器5.1.5时序仿真5.1基本设计流程KX康芯科技图5-12设置仿真时间长度5.1.5时序仿真5.1基本设计流程KX康芯科技图5-13vwf激励波形文件存盘5.1.5时序仿真5.1基本设计流程KX康芯科技图5-14向波形编辑器拖入信号节点5.1.5时序仿真KX康芯科技图5-15设置时钟CLK的周期5.1.5时序仿真5.1基本设计流程KX康芯科技图5-16选择总线数据格式5.1.5时序仿真5.1基本设计流程KX康芯科技图5-17设置好的激励波形图5.1.5时序仿真5.1基本设计流程KX康芯科技图5-18选择仿真控制5.1.5时序仿真5.1基本设计流程KX康芯科技图5-19仿真波形输出5.1.5时序仿真5.1基本设计流程KX康芯科技图5-20选择全时域显示5.1.5时序仿真5.1基本设计流程KX康芯科技图5-21cnt10工程的RTL电路图5.1.6应用RTL电路图观察器KX康芯科技图5-22GW48实验系统模式5实验电路图5.2.1引脚锁定KX康芯科技图5-23AssignmentEditor编辑器5.2.1引脚锁定5.2引脚设置和下载KX康芯科技图5-24两种引脚锁定对话框5.2.1引脚锁定5.2引脚设置和下载KX康芯科技图5-25选择编程下载文5.2.2配置文件下载5.2引脚设置和下载KX康芯科技图5-26加入编程下载方式5.2.2配置文件下载5.2引脚设置和下载KX康芯科技图5-27双击选中的编程方式名5.2.2配置文件下载5.2引脚设置和下载KX康芯科技图5-28ByteBlasterII编程下载窗5.2.2配置文件下载5.2引脚设置和下载KX康芯科技图5-29ByteBlasterII接口AS模式编程窗口5.2.3AS模式编程配置器件5.2引脚设置和下载KX康芯科技图5-30选择目标器件EP2C5T1445.2.4JTAG间接模式编程配置器件5.2引脚设置和下载KX康芯科技图5-31选定SOF文件后，选择文件压缩5.2.4JTAG间接模式编程配置器件KX康芯科技图5-32用JTAG模式对配置器件EPCS1进行间接编程5.2.4JTAG间接模式编程配置器件5.2引脚设置和下载KX康芯科技图5-33安装USB驱动程序5.2.5USBBlaster编程配置器件使用方法KX康芯科技图5-34设置JTAG硬件功能5.2.5USBBlaster编程配置器件使用方法5.2引脚设置和下载KX康芯科技图5-35在In-SystemMemoryContentEditor中使用USBBlaster5.2.5USBBlaster编程配置器件使用方法5.2引脚设置和下载KX康芯科技图5-36SignalTapII编辑窗1．打开SignalTapII编辑窗5.3嵌入式逻辑分析仪使用方法KX康芯科技图5-37SignalTapII编辑窗2．调入待测信号5.3嵌入式逻辑分析仪使用方法3．SignalTapII参数设置KX康芯科技图5-38设定SignalTapII与工程一同综合适配4．文件存盘5.3嵌入式逻辑分析仪使用方法KX康芯科技图5-39下载cnt10.sof并准备启动SignalTapII5．编译下载5.3嵌入式逻辑分析仪使用方法6．启动SignalTapII进行采样与分析KX康芯科技图5-40SignalTapII采样已被启动5.3嵌入式逻辑分析仪使用方法6．启动SignalTapII进行采样与分析KX康芯科技图5-41SignalTapII数据窗设置后的信号波形5.3嵌入式逻辑分析仪使用方法7．SignalTapII的其他设置和控制方法KX康芯科技5.4原理图输入设计方法5.4.1设计流程1.为本项工程设计建立文件夹假设本项设计的文件夹取名为adder，路径为：d:\adder。KX康芯科技图5-42元件输入对话框5.4原理图输入设计方法2.输入设计项目和存盘KX康芯科技图5-43将所需元件全部调入原理图编辑窗并连接好5.4原理图输入设计方法3.将设计项目设置成可调用的元件KX康芯科技图5-44连接好的全加器原理图f_adder.bdf5.4原理图输入设计方法4.设计全加器顶层文件KX康芯科技图5-45f_adder.bdf工程设置窗5.4原理图输入设计方法5.将设计项目设置成工程和时序仿真KX康芯科技图5-46加入本工程所有文件5.4原理图输入设计方法5.将设计项目设置成工程和时序仿真KX康芯科技图5-47全加器工程f_adder的仿真波形5.4原理图输入设计方法5.将设计项目设置成工程和时序仿真KX康芯科技5.4原理图输入设计方法5.4.2应用宏模块的原理图设计1.计数器设计图5-48含有时钟使能的两位十进制计数器KX康芯科技5.4原理图输入设计方法5.4.2应用宏模块的原理图设计1.计数器设计图5-49两位十进制计数器工作波形2.0μs4.0μs6.0μs8.0μs10.0μsKX康芯科技2.频率计主结构电路设计图5-50两位十进制频率计顶层设计原理图文件KX康芯科技5.4原理图输入设计方法5.4.2应用宏模块的原理图设计2.频率计主结构电路设计图5-51两位十进制频率计测频仿真波形KX康芯科技3.时序控制电路设计图5-52测频时序控制电路5.4原理图输入设计方法KX康芯科技5.4原理图输入设计方法5.4.2应用宏模块的原理图设计3.时序控制电路设计图5-53测频时序控制电路工作波形KX康芯科技4.顶层电路设计图5-54频率计顶层电路原理图KX康芯科技5.4原理图输入设计方法5.4.2应用宏模块的原理图设计4.顶层电路设计图5-55频率计工作时序波形习题KX康芯科技5-1.归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。5-2.由图5-40、5-41，详细说明工程设计cnt10的硬件工作情况。5-3.如何为设计中的SignalTapII加入独立采用时钟？试给出完整的程序和对它的实测结果。习题KX康芯科技5-4.参考QuartusII的Help，详细说明Assignments菜单中Settings对话框的功能。（1）说明其中的TimingRequirements&Qptions的功能、使用方法和检测途径。（2）说明其中的CompilationProcess的功能和使用方法。（3）说明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。（4）说明FitterSettings中的DesignAssistant和Simulator功能，举例说明它们的使用方法。习题KX康芯科技5-5.概述Assignments菜单中AssignmentEditor的功能，举例说明。5-6.用74148和与非门实现8421BCD优先编码器，用3片74139组成一个5-24线译码器。5-7.用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。5-8.设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。5-9.设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。习题KX康芯科技5-10.用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。5-11.应用4位全加器和74374构成4位二进制加法计数器。5-12.用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？5-13.用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。习题KX康芯科技5-14.用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。5-15.用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。5-16.用74161设计一个97分频电路，用置0和置数两种方法实现。5-17.某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入为串行码x，输出为检测结果y，当检测到巴克码时，输出1。实验与设计KX康芯科技5-1.组合电路的设计(1)实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。(2)实验内容1：首先利用QuartusⅡ完成2选1多路选择器（例4-3）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图4-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。(3)实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-18，并将此文件放在同一目录中。以下是部分参考程序：实验与设计KX康芯科技...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=a2，b=a3，s=s0，y=tmp);u2:MUX21APORTMAP(a=a1，b=tmp，s=s1，y=outy);ENDARCHITECTUREBHV;按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。实验与设计KX康芯科技(4)实验内容3：引脚锁定以及硬件下载测试。建议选实验电路模式5（附录图8），用键1(PIO0)控制s0；用键2(PIO1)控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。(5)实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。实验与设计KX康芯科技(6)附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。首先用QuartusⅡ完成4.3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最