数电实验-时序逻辑电路

实验报告课程名称：数字电子技术实验指导老师：成绩：__________________实验名称：时序逻辑电路实验类型：设计型实验同组学生姓名：__________一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一．实验目的和要求1.加深理解时序电路的工作原理。2.掌握同步时序逻辑电路的设计与调试方法。3.了解集成时序逻辑电路的应用。4.提高分析实验中出现的问题的能力，学习自启动电路的设计方法。二．主要仪器设备实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D触发器）、74LS107（双J-K触发器）、74LS161（二进制计数器）GOS-6051型示波器，导线，SDZ-2实验箱三.实验内容、实验原理（设计过程）、实验电路及实验结果1.时序逻辑电路的设计方法分析题意，选定所需状态数和触发器个数；根据题意，画出状态转换图；进行状态化简合并等价状态；状态分配也称状态编码；列出初态到次态的状态转换以及实现状态转换对个触发器输入端的要求；求出各触发器激励端和电路输出的逻辑函数表达式；根据表达式画出完整的电路图检验电路能否自启动。1．同步十进制加法计数器（1）实验内容用74LS107型J-K触发器和74LS11三输入与非门设计一个8421BCD码的同步十进制加法计数器并进行实验。（2）设计过程专业：姓名：学号：日期：地点：装订线十进制加法计数器的需要十个状态来完成，其状态图为：0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000列状态转换真值表：CP初态Qn次态Qn+1Qn→Qn+1进位BQ3Q2Q1Q0Q3Q2Q1Q0J3K3J2K2J1K1J0K00000000010X0X0X1X01000100100X0X1XX102001000110X0XX01X03001101000X1XX1X104010001010XX00X1X05010101100XX01XX106011001110XX0X01X07011110001XX1X1X10810001001X00X0X1X0910010000X10X0XX11根据真值表，画出卡诺图，得出各J-K触发器的逻辑表达式：J3=Q2Q1Q0J2=K2=Q1Q0J1=!Q3Q0J0=K0=1K3=K1=Q0B=Q3Q0检查自启动：检查各无效态，有1011→0100，1010→1011，1100→1101→0100，1110→1111→0000，因此能自启动。（3）仿真实验电路图（4）实验结果电路实现十进制计数功能，且能够自启动，说明实验成功。2．三相脉冲分配电路（1）实验内容用74LS74双D触发器二片和74LS55或非门三片设计一个三相脉冲分配电路并进行实验。要求：用环形计数器来构成一个可逆三相脉冲分配电路。电路的三个输出分别用A、B、C表示，当可逆分配控制端X=“1”时，输出相序为：实验名称：时序逻辑电路姓名：学号：当可逆分配控制端X=“0”时，输出相序为：由于三相脉冲分配电路的输出，在任何时刻都不应出现同时为“1”或同时为“0”。请给三相脉AAABABBBBCBCCCACACAA……AAACACCCBCBCBBABABAA……P.3冲分配电路设计一个自启动电路。（2）实验原理脉冲分配器的作用是产生多路序列脉冲I/O逻辑变量定义：驱动电机三相的3个信号为A，B，C1：线圈通电；0：线圈断电。（3）设计过程根据状态图列出真值表：XQnAQnBQnCQn+1AQn+1BQn+1C010010101010010001011001101000101100110100110011011100101010011101100110011011101100根据真值表画卡诺图如下：状态方程如下得到各D触发器的逻辑表达式：步进电机的绕组在任何时刻都不应出现三相同时通电或同时断电的情况，即要求所设计的计数器能自启动。可借助异步复位端和置位端来实现。（4）仿真实验电路图：ABCDXQXQBCADXQXQCABDXQXQDAABCSQQQDBDCABCRRQQQ示波器显示QA与QB波形（5）实验结果接QA、QB、QC的指示灯以原理中的状态相继亮起，无三灯同时亮起的情况。示波器CH1与CH2分别接QA、QB，得到波形如下：示波器显示波形如下（电机正转）CPQAQAQBQBQC符合原理，说明实验成功。3．数字钟（1）实验内容用74LS161中规模集成计数器和74LS00型与非门，设计一个数字钟电路，分两步分别连接60进制和24进制计数器。（2）实验原理74LS161计数器引脚图功能：可预置数，不用时A、B、C、D可悬空；用下降沿可直接清零，不用时接Vcc(+5V)；TPL端不用时可悬空也可接高电平；异步清零。（3）设计过程60进制加法计数器：由于74L161为异步清零，因此当个位计数器状态到9(1001)后清零，即10(1010)时清零，所以有!CLR=!(QDQB)，且十位计数器计数，CP产生一上升沿，因此十位上CP=!(QDQB)。当十位上为6（0110）时，十位清零，因此十位上!CLR=!(QCQB)。因此有原理图如下：24进制加法计数器：当个位是1010时清零且十位CP产生上升沿，因此个位上!CLR=!(Q1BQ1D)，十位上CLK=!(Q1DQ1B)；当十位是0010且个位是0100时，十位个位都清零，因此十位上!CLR=!Q2B!Q1c，个位上!CLR=!!(!(Q1BQ1D)!(Q2BQ1C))。有原理图如下：（4）仿真实验电路图60进制计数器：其中QAQB波形如下：24进制计数器：4．同步7进制计数器（1）实验内容：用J-K触发器设计一个同步7进制计数器。（2）设计过程：用七个状态来实现，状态图为：000→001→010→011→100→101→110→000列真值表：Qn2Qn1Qn0Qn+12Qn+11Qn+10J2K2J1K1J0K00000010X0X1X0010100X1XX10100110XX01X0111001XX1X1100101X00X1X101110X01XX1110000X1X11X根据真值表画出卡诺图，求出各J-K触发器的逻辑表达式：J2=Q1Q0K2=Q1;J1=Q0K1=!(!Q0!Q2);J0=!(Q2Q1)K0=1;（3）仿真实验电路图（自主设计）5．同步6进制计数器（1）实验内容：用D触发器设计一个同步6进制计数器。（2）设计过程：状态图：000→001→010→011→100→101→000列真值表：Qn2Qn1Qn0Qn+12Qn+11Qn+10B000001000101000100110011100010010101010001根据真值表画出卡诺图，得到各D触发器的逻辑表达式：D2=!(!(Q1Q0)!(Q2!Q0))D1=!Q2!Q1Q0+Q1!Q0D0=!Q0B=Q2Q3（3）仿真实验电路图（自主设计）四.思考题1.示波器观察波形时，如何观察CP及各个输出的时序关系？答：将示波器CH1接CP端，CH2接各输出端，观察两波形的时序关系。2.74LS161计数器的异步清零端和同步预置端在使用时有何区别？答：异步清零必须借助下一状态作为反馈清零控制，同步预置利用最终状态作为同步预置控制。3.采用74LSl61，可以用几种方法实现五进制计数?答：两种，到0110时异步清零，或到0101时同步置数0000。4.综合应用计数、译码、显示电路时，数码管和译码器的选取应注意什么问题？答：译码器要与数码管对应5.共阴与共阳数码显示管有何区别，使用时应注意什么？答：共阴数码显示管输入1时有效，共阳数码显示管输入0时有效。6.74LS161能否作寄存器?如何应用?答：可以。计数器。7.移位器寄存器有哪些应用？答：脉冲序列发生器、计数器、分频器等五.讨论、心得时序逻辑电路实验过程中，在课上只成功连接了一个电路，其余三个均在课后补做完成。原因在于，在做第一个电路时，由于接线比较复杂，接触不良，导致数字无法正确显示。而当时以为是接线错误，一再检查，甚至完全重新连接，耽误了很长时间，导致一个小时只实现了第一个电路。数电实验很容易产生信号的不稳定，因此接线时要尽可能少的在同一接口接过多导线，以两个为佳，不要超过三个。做60进制与24进制计数器时，电路系统稳定性很低，稍微动下导线就会导致数码管的正确或不正确显示。由于24进制计数器的接线相对复杂，因此示波器无法正确显示比较QAQB等的波形。