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电子科技大学成都学院学院标准实验报告（实验）课程名称数字电路EDA设计与应用姓名乱弹的枇杷学号专业指导教师一、实验名称数码管显示（一位数码管显示0-9，八位数码管显示学号后八位）二、实验目的1、了解数码管的工作原理。2、学习七段数码管显示译码器的设计。3、掌握VHDL的CASE语句及多层次设计方法。三、实验原理七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图所示。静态七段数码管由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起。8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭，故可据此显示学号后八位。四、实验内容本实验要求完成的任务是在时钟信号的作用下，使一位数码管显示输出0-9，使八位数码管显示学号后八位。在实验中时，数字时钟选择1KHZ作为扫描时钟，实验箱中的拨动开关与FPGA的接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。以下两图分别是数码管显示模块的电路原理和其数码管的输入与FPGA的管脚连接表。信号名称对应FPGA管脚名说明7SEG-AF13七段码管A段输入信号7SEG-BF14七段码管B段输入信号7SEG-CF15七段码管C段输入信号7SEG-DE15七段码管D段输入信号7SEG-EF16七段码管E段输入信号7SEG-FF17七段码管F段输入信号7SEG-GE18七段码管G段输入信号7SEG-DPF18七段码管dp段输入信号7SEG-SEL0G18七段码管位选输入信号7SEG-SEL1G17七段码管位选输入信号7SEG-SEL2G16七段码管位选输入信号五、实验步骤1、打开QUARTUSII软件，新建一个工程。2、建完工程之后，再新建一个VHDLFile，打开VHDL编辑器对话框。3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序。其程序如下所示：（1）一位数码管显示0-9：（2）八位数码管显示学号后八位：4、编写完VHDL程序后，保存起来。5、对自己编写的VHDL程序进行编译，对程序的错误进行修改。6、编译无误后，依照拨动开关、数码管与FPGA的管脚连接表进行管脚分配。本次实验管脚分配如下图所示：（1）一位数码管显示0-9：（2）八位数码管显示学号后八位：7、分配完成后，再进行一次全编译，以使管脚分配生效。8、新建波形文件，对程序进行仿真，其仿真波形如下所示：（1）一位数码管显示0-9：（2）八位数码管显示学号后八位：9、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。六、实验现象及结果以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源模块的时钟选择为1KHZ，第一个实验则有一位数码管重重复显示0-9的数，第二个实验则八位数码管显示了学号后8位。其部分结果如下所示：（1）一位数码管显示0-9：（2）八位数码管显示学号后八位：七、心得体会