组合逻辑电路设计

第三章组合逻辑电路设计§3-1集成逻辑电路的电气特性§3-2常用组合逻辑模块§3-3组合电路的设计方法§3-4险象与竞争§3-5小结组合逻辑电路：输出仅和当前的输入有关。门电路用以实现基本逻辑运算和复合逻辑运算的单元电路。获得高、低电平的基本原理ViVoVcc半导体二极管的开关特性二极管的单向导电性－－正向电压导通，反向电压截止。理想二极管：正向导通电阻为0，反向内阻无穷大。半导体三极管的开关特性双极型三极管的开关特性基本开关电路MOS管的开关特性§3-1集成逻辑电路的电气特性集成电路的工艺：TTL:晶体管-晶体管逻辑(标准,S,LS,AS,ALS,F)速度快、电源电压：典型值5V,一般4.5～5.5V肖特基－－提高电路工作速度的一种电路结构的名称。MOS：金属-氧化物-半导体逻辑（PMOS,NMOS,CMOS)(HC,AHC,AC,HCT,ACT,AHCT,LV,LVC)功耗低、工作电源电压范围宽（3～18V)、输入阻抗高、驱动能力、抗干扰能力强。ECL：发射极偶合逻辑速度更快TTL：74系列(0－70℃）54系列（－55－125℃）74S系列：肖特基系列74LS系列：低功耗肖特基系列74AS系列：高级肖特基系列74ALS系列：高级低功耗肖特基系列74H系列：高速型肖特基：提高电路工作速度的一种电路结构的名称，74S系列采用了肖特基抗饱和三极管。TTL电路例：SN74LS00厂标系列名类型功能号00：含四个二输入与非门的集成电路02：含四个二输入或非门04：六组反相器7400外引线排列TTL与非门电路输出级的特点：在稳定的工作状态下T4和T5总是一个导通另一个截至，有效地降低了输出级的静态功耗，提高了驱动负载的能力。称其为推拉式（PUSH－PULL)电路。集成逻辑电路的电气特性§3-1-1集成电路的主要电气指标§3-1-2逻辑电路的输出结构§3-1-3正、负逻辑极性§3-1-4逻辑符号§3-1-5使用逻辑门的几个问题§3-1-1集成电路的主要电气指标TTL“与非门”电路输出低电平VOL：输出低电平时的最高电压。输出高电平VOH：输出高电平时的最低电压。输入高电平VIH(Von开门电平)：输入高电平时的最低电压。输入低电平VIL(VOFF关门电平)：输入低电平时的最高电压。高电平抗干扰容限VNH：VNH=VOH-VIH低电平抗干扰容限VNL：VNH=VIL-VOL阈值电平Vth:粗略估算用。注意：两块集成电路级联时，考虑电平匹配问题。前级VOH大于后级VIH，前级VOL小于后级VIL。1.输出电压与输入电压集成电路的电平参数表2.输出电流和输入电流IOH－－输出端为高电平时可输出的最大电流。IIH－－输入端为高电平时注入的最大电流。IOL－－输出端为低电平时可注入的最大电流。IIL－－输入端为低电平时由输入端流出的的最大电流。扇出系数：可以驱动同类门的个数,IOL/IIL74LS00:IOH=400uAIIH=20uAIOL=8mAIOH=0.4mA注意：1.前级IOL大于后级IIL之和；2.关于未接输入信号的引脚与：多余脚接逻辑高或输入并联或：多余脚接逻辑低或输入并联；3.TTL电路的输入端开路或接一阻抗较大的电阻时，输入电压为高电平。平均传输延时时间tpd：输出由高变低、由低变高的平均延时时间。tpdL:输出由高电平到低电平的传输延迟时间；tpdH:输出由低电平到高电平的传输延迟时间。不同门电路的延迟及功耗各类电路的应用态势1、推拉式结构输出端不能并联。§3-1-2逻辑电路的输出结构VCCVOLVCCVOH输出端要加上拉电阻，可以并联,并联后的逻辑关系为与（线与）。2、开路输出（OC）结构VCCVOLVOHVCCVCCF1·F2F2F1输出端除0，1状态外，还有一种高阻态，等效于输出端开路。输出端可以并联，但要保证在同一时刻最多只有一个输出端不是高阻态。3、三态输出结构cab0×z100111VCCVOLVCCVOHVCC高阻三态输出结构的应用数据选择器§3-1-3正、负逻辑极性1、正逻辑：0表示低电平，1表示高电平。2、负逻辑：1表示低电平，0表示高电平。§3-1-4逻辑符号逻辑符号用来表示芯片的逻辑功能。1、逻辑功能：与、或、非、与非、或非、异或、与或非。2、正、负逻辑：输入、输出脚上有无空心箭头。3、输出结构类型：推拉式结构、OC结构、三态输出结构。4、使能端：低电平有效、高电平有效。5、管脚编号：逻辑符号74125逻辑符号几种芯片的逻辑符号部分门电路及其传输延迟时间§3-1-5使用逻辑门的几个问题1、输入脚多余：与：多余脚接逻辑高或输入并联。或：多余脚接逻辑低或输入并联。2、输入脚不足：改变逻辑或用门电路扩展。3、扇出系数：采用功率门电路或改电路。§3-2常用组合逻辑模块§3-2-1四位并行加法器§3-2-2数值比较器§3-2-3译码器§3-2-4数据选择器§3-2-5总线收发器§3-2-6其他常用器件一个模块完成某个常用的特定的功能，如加法器、数值比较器、译码器、编码器及数据比较器等。§3-2-1四位并行加法器一、4位加法器逻辑图图1-1-3加法器《数字设计引论》§1-1数制图2-3-5例2-3-3逻辑图《数字设计引论》§2-3逻辑图图2-6-62位加法器《数字设计引论》§2-6应用实例二、加法器的级连四位加法器级连成八位加法器三、加法器的应用（1）用4位加法器构成余3码到8421码的转换器加法器的应用（2）一位BCD码加法器图1-2-31位BCD码加法器方框图《数字设计引论》§1-2二值编码§3-2-2数值比较器4位比较器低位比较结果级连→一、数值比较器逻辑图数值比较器功能表二、数值比较器的级连4位比较器组成8位比较器三、数值比较器的应用交通控制灯电路的一部分§3-2-3译码器一、变量译码器二、变量译码器的扩展三、变量译码器实现组合逻辑函数四、变量译码器构成数据分配器五、显示译码器一、变量译码器2-4译码器3-8译码器3-8译码器功能表例2-6-3译码器0010101120123013mbbYmbbYmbbYmbbY二、变量译码器的扩展74138树形扩展三、变量译码器实现组合逻辑函数例1：变量译码器实现1位全加器。1111101011011011000101110100101010000000Σicoiyixicii例2：译码器实现1位8421BCD码加法器四、变量译码器构成数据分配器五、显示译码器§3-2-4数据选择器(MUX)一、数据选择器8选1MUX4选1MUX7415174253YWYSTDmDAAADAAADAAADAAADAAADAAADAAADAAAYSTiii0)1()0(7070126012501240123012201210120012：使能端不使能时：当使能端使能时数8选1MUX功能表二、数据选择器的扩展74153三、MUX实现组合函数MUX实现组合函数(续)交通控制灯电路的一部分§3-2-6常用组合逻辑器件常用组合逻辑器件(续)