数字频率计实验报告

基于VerilogHDL数字频率计设计与实现学院：专业：学号：姓名：指导老师：完成日期：基于VerilogHDL数字频率计设计与实现摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个基于VerilogHDL数字频率计设计与实现第1页共25页数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用VerilogHDL语言设计了一个简单的数字频率计的过程。关键词：周期；EDA；VerilogHDL；数字频率计；波形仿真.Abstract：Beoneofthemostfundamentalparameterinelectrontechnologymediumfrequency,parametermeasurementscheme,measurementresultallhaveveryclosesomethingtodowithalotofelectricityand,thefrequencymeasurementlookslikebeingmoreimportantthereforerightaway.Themethodmeasuringfrequencyhasvarious,amongthemtheelectroniccountermeasuresfrequencyhavingaccuracyheight,usageisconvenient,measurementisprompt,easytorealizemeasurementprocess基于VerilogHDL数字频率计设计与实现第2页共25页automationwaitsformeritand,countermeasuresfrequencyhavingtwokindsway:surefrequencylawfirstdirectly,betomeasurethepulsenumberthesignalismeasuredwithincertainsluicegatetime;Twoisindirectmeasurefrequencylaw,iftheperiodmeasuresfrequencylaw,Measurefrequencylawdirectlyapplyingtothehighfrequencysignal's.Themain.ThispaperexpoundstheprocessofusingVerilogHDLtodesignasimpledigitalfrequency.Keyword:period；EDA；VerilogHDL；Figurefrequencymeter；wavesimulation.目录1引言............................................................31.1数字频率计概述：............................................51.2设计目的：..................................................61.3设计内容：...................................................61.4频率测量的思想和方法：......................................6基于VerilogHDL数字频率计设计与实现第3页共25页2VerilogHDL简介.................................................73数字频率计系统框图..............................................83.1数字频率计系统框图：.........................................83.2数字频率计系统模块划分结构：.................................84数字频率计程序设计及实现.......................................104.1分频模块div_clk：..........................................104.2基准频率选择模块fbase_sel：................................114.3门控模块gate_ctrl：........................................134.4计数模块counter：..........................................154.5寄存器模块latch：..........................................174.6显示模块display：..........................................194.7顶层模块topfile：..........................................215系统测试........................................................235.1测试数据：..................................................235.2误差变化图：................................................245.3结果分析：..................................................246总结............................................................257参考文献........................................................258致谢.........................................................25附录：............................................................261引言在电子测量领域中，频率测量的精确度是最高的，可达10—10E-13数量级。因此，在生产过程中许多物理量，例如温度、压力、流量、液位、PH值、振动、基于VerilogHDL数字频率计设计与实现第4页共25页位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。国际上数字频率计的分类很多。按功能分类，测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类(1)低速计数器：最高计数频率＜10MHz；(2)中速计数器：最高计数频率10—100MHz；(3)高速计数器：最高计数频率＞100MHz；(4)微波频率计数器：测频范围1—80GHz或更高。本实验使用了FPGA工程设计的一般流程（如图1.1所示），使用VerilogHDL语言设计了基于直接测频法的简单的中速数字频率计。图1.1FPGA工程设计的一般流程1.1数字频率计概述：频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门基于VerilogHDL数字频率计设计与实现第5页共25页时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文数字频率计是用数字显示被测信号频率的仪器，被测信号是被放大整形后的正弦波，如配以适当的传感器和整形电路，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器，电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。1.2设计目的：1.学会使用Veilog硬件描述语言；2.学会利用Xilinx进行层次化计；3.学会电路模块化设计。1.3设计内容：设计一个计数式频率计，其频率测量范围为10Hz～10MHz，测量结果用6只数码管显示。有三个带锁按键开关(任何时候都只能有一个被按下)被用来选择1S、0.1S和0.01S三个闸门时间中的一个。有两只LED，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。图1.3显示了该频率计前面板的基本排布构想。FrequencyCounterGATEOVERKHzffINPUTPOWER1s0.1s0.01s基于VerilogHDL数字频率计设计与实现第6页共25页图1.3所示该频率计前面板基本排布构想图。1.4频率测量的思想和方法：众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。1．频率测量的基本思想测量被测信号在单位时间内的脉冲个数，其数字表达式f=N/t其中：f为被测信号的频率N为脉冲的个数t为被测信号产生N个脉冲所需的时间2.频率测量方法直接测量法：直接测量被测信号的频率，通过计数法来对被测信号在一定时间内的脉冲个数进行计数。直接测量法的结构框图如图1.4所示。基于VerilogHDL数字频率计设计与实现第7页共25页图1.4直接测量法的结构框图2VerilogHDL简介电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。VerilogHDL是一种硬件描述语言(hardwaredescriptionlanguage),为了制作数位电路(数字电路)而用来描述ASICs和FPGAs的设计之用。Verilog的设计者想要以C程序语言(en:Cprogramminglanguage)为基础设计一种语言,可以使工程师比较熟悉跟容易接受。这种语言跟传统的程序设计语言不同,在于它的程序叙述并非严格地线性(循序)执行。Verilog模式包含不同模组(modules)的阶层关系。模组(modules)是输出(inputs)和输入(outputs)所定义出来的一个集合。在每个模组中,有一串的电线(wires)、暂存器(registers)和子模组(submodules)的定义。并且在每个模组里面,语言叙述大部分都被群组成为各种的执行区块(blocks),用来定义该模组所产生的行为描述。在每个区块(blocks)内,使用begin和end的关键字来区隔开来,其中的叙述是循序被执行。但是同一个设计,不同的区块间的执行是平行的。基于VerilogHDL数字频率计设计与实现第8页共25页3数字频率计系统框图3