cyclone3引脚整理

电源引脚VCCINT所有引脚必须接1.2V，退藕（考虑）注5VCCIO[1..8]bank1-bank8的I/O电压，每个bank可支持不同的电压值。与JTAG和配置上电VCCA[1..4]Note3模拟PLL[1..4]电压，所有VCCA引脚接到2.5V,就算不是所有PLLS被用，所有VCCA也必须同时被上电，断电。连接VCCA[1..4]到一起，详见注6，推荐退藕注7VCCD_PLL[1..4]Note3PLLS[1..4]数字电压，不用pll，也必须供电1.2v。连接VCCD-PLL[1..4]到一起，详见注6，建议退藕注8.GNDGNDA[1..4]注3PLL[1..4]的地和器件其他的模拟电路。配置引脚DCLKInput(PS,FPP)Output(AS,APNote13)专用配置时钟引脚，PS和FPP配置模式时，DCLK被用于做从外部进入到cyclone3器件的时钟配置数据。DCLK是一个来自CYCLONE的输出,为配置接口提供时序。在JTAG配置和运用外部主机的方案中，应该根据要求，驱动该引脚至高或低。在AS和AP模式，注13，DCLK有一个内部的上拉电阻DATA0Input(PS,FPP,AS)Bidirectionalopen-drain(APNote13）专用配置数据引脚，在系列配置模式中，bit-wide（位宽）有一个内部上拉电阻总是处于激活状态。AS配置后，DATAO成为可选的用户控制的专用输入引脚。在PS和PP配置后，DATA0可作为用户i/0使用，引脚状态取决于复用引脚的设置。在AP配置后，注13，DATAO如果在AS模式下，使用系列的配置器件，必须要在配置器件就近处连接25-Ω电阻MSEL[0..3]Input配置输入引脚，用来设置CycloneIII设备配置方案。一些较小的设备或包装选项不支持AP注13flash编程，不使用MSEL3引脚。这些引脚内部连接5-KΩresistortoGND。当未被使用时，连接至GND,不悬空。DeviceFamilyHandbook：配置，设计安全性，CycloneIIIDevices远程系统升级。如果使用JTAG配置，连到GND.nCEInput专用active-low芯片使能。当nCEislow,器件使能，当nCEishigh，器件isdisabled.nCONFIGInput多设备配置，第一个设备的nCE直接连接GND,当该设备的nCEO驱动inthechain的下一个设备的nCE引脚时候。在单设备配置中，nCEistieddirectlytoGND.如果运用JTAG+AS模式，则nCE应通过一个10-KΩ的电阻连接到GND。JTAG+AS模式，则nCE应该接到GNDCONF_DONEBidirectional(open-drain)专用配置状态引脚，随着状态输出，在配置前和配置期间，CONF_DONEpindriveslow被释放。当状态输入，所有数据被接收后，CONF_DONE变为高。然后设备初始化，进入用户使用模式。该引脚不可做I/O引脚，引脚应被拉高，通过上拉电阻10-KΩ.nSTATUSBidirectional(open-drain)这是一个专用配置状态引脚，上电后，FPGA设备立即驱动nSTATUS为低，在POR上电复位时间后，释放nSTATUS。当状态输出，如果配置期间错误出现，该引脚被拉低，当状态输入，当配置和初始化期间，nSTATUS被外部源驱动为低，设备就进入错误状态。TCKInput专用jtag输入引脚，通过连接TCK到GND，JTAG电路被disabled。TMSInput专用jtag输入引脚，通过连接TMS到vcc，JTAG电路被disabled。TDIInput专用jtag输入引脚，通过连接TDI到vcc，JTAG电路被disabled。TDOOutput专用JTAG输出引脚。若不用则不连接。时钟引脚CLK[0,2,4,6,9,11,13,15],DIFFCLK_[0..7]pNote4Clock,Input专用全局时钟输入引脚，用于差分全局时钟输入或用户输入引脚的positive正端输入。不支持编程弱上拉电阻。不使用时连接到GND,注9.CLK[1,3,5,7,8,10,12,14],DIFFCLK_[0..7]nNote4Clock,Input专用全局时钟输入引脚，用于差分全局时钟输入或用户输入引脚的negative负端输入。不支持编程弱上拉电阻。不使用时连接到GND,注9.专用输入输出引脚PLL[1..4]_CLKOUTpNote3I/O,Output来自于PLL[1..4].的可选positive正端外部时钟输出。该引脚如果被用作PLL输出，能被指定为单端或差分I/O标准。PLL[1..4]_CLKOUTnNote3I/O,Output来自于PLL[1..4].的可选negative负端外部时钟输出。该引脚如果被用作PLL输出，能被指定为单端或差分I/O标准。RUP[1..4]I/O,Input是bank2,4,5,7的片上匹配阻抗on-chiptermination(OCT)的参考引脚，使用时，外部精密电阻RUP必须连接到同BANK的RUP引脚上。如果不使用，引脚作常规I/O引脚使用。依据所设计的I/O标准，运用OCT时，需要选择a25Ω或50Ωresistor连接它到所需bank的VCCIO。既不作为OCT专用使用又不做常规I/O用，推荐连到RUP同bank的VCCIO或GND.RDN[1..4]I/O,Input是bank2,4,5,7的片上匹配阻抗on-chiptermination(OCT)的参考引脚，使用时，外部精密电阻RUP必须连接到同BANK的RDN引脚上。如果不使用，引脚作常规I/O引脚使用。依据所设计的I/O标准，运用OCT时，需要选择a25Ω或50Ωresistor连接它到所需bank的VCCIO。既不作为OCT专用使用又不做常规I/O用，推荐连到RDN同bank的VCCIO或GND.可选/两用配置引脚nCEOI/O,Output(open-drain)当配置完成后，输出驱动为低。当多设备配置时，该引脚要接到后续设备的nCE脚，通过外部10-KΩ上拉电阻拉高至VCIO。单设备配置和多设备配置的最后一个设备时，引脚要悬空或配置后作为用户I/O。FLASH_nCE,nCSOI/O,Output(AS,APNote13在AP模式下用FLASH_nCE，nCSOFLASH_nCE:为在Ap模式下，从cyclone3到平行闪存储器flash，使能flash的输出控制信号。不使用。若不作为I/O使用，建议不连接。DATA1,ASDOInput(FPP)Output(AS)Bidirectionalopen-drain(APNote13)DATA[2..7]Inputs(FPP)Bidirectional(APNote13)数据输入。Byte-wideorword-wide配置数据分别通过DATA[0..7]orDATA[0..15]被传输入目标设备。在AS和PS配置方案，配置期间，它作为用户I/O.在AS模式下，无编程设备时，引脚可作用户I/O，若不用为I/O,建议引脚连接VCCIO,GND或不连。DATA[8..15]Bidirectional(APNote13)在PS,FPP,AS配置模式下，配置期间，作为用户I/O，是三态的。在AP注13配置后，DATA[8..15]是专用的可选用户控制双向bidirectional引脚。在AP注13模式无编程设备时，这些引脚可作用户I/O,若不用为I/O,建议引脚连接VCCIO,GND或不连。PADD[0..23]Output(APNote13)在AP模式下，从cyclone3设备到平行闪存的24位地址总线。在AP模式下，无编程设备时候，引脚可作用户I/O,nRESETOutput(APNote13)低-复位输出。驱动nRESET引脚低复位平行闪存。nAVDOutput(APNote13)Active-low地址有效输出。在AP模式，无编程设备时候，引脚可作用户I/O,nOEOutput(APNote13)Active-low输出使能theparallelflash，驱动thenOEpin低，读操作使能theparallelflash在AP模式无编程设备时候，引脚可作用户I/O,newOutput(APNote13)Active-low写使能theparallelflash。驱动thenWEpin低，通过写操作指示theparallelflash，在DATA[0..15]总线上有效。在AP模式，无编程设备时候，引脚可作用户I/O,RDYOutput(APNote13)控制信号（WAIT）从theparallelflash连接到CycloneIII设备，指示synchronousdata准备好上数据总线。用于AP配置模式ignorestheRDYpin，当前安装.无论多高，建议接引脚totheAPNote13flash.CRC_ERRORI/O,OutputActivehighsignal，在SDRAM配置中，指示误差检测电路已检测错误。当theCRCerrordetectioncircuitry被disabled，当该引脚不用做用户I/O,DEV_CLRnI/O(whenoptionoff),Input(whenoptionon)可选chip-wideresetpin。允许你去清除所有设备寄存器。Optionalchip-wideresetpinthatallowsyoutooverrideallclearsonalldeviceregisters.(DEV_CLRn)选项（在QuartusIIsoftware）来使能。当theinputDEV_CLRn不被使用，该引脚也不用做用户I/O,DEV_OEI/O(whenoptionoff),Input(whenoptionon)可选，允许你去清除设备的所有三态。Optionalpinthatallowsyoutooverridealltri-statesonthedevice.当INIT_DONEI/O,Output(open-drain)为三态。CLKUSRI/O,Input当theinputDEV_OE不被使用，引脚也不做用户I/O,INIT_DONEI/O,Output(open-drain)这是一个dual-purposestatuspin两用状态引脚，当不作为INIT_DONE被使能时候，可作I/O使用。当使能时，引脚从低到高过渡，指示设备进入用户模式。如果theINIT_DONE输出被使能，配置后，TheINIT_DONEpin不能做为用户I/O,至VCCIO.CLKUSRI/O,Input可选user-suppliedclock输入。Synchronizes一个或多设备。如果该引脚不作user-supplied通过在QuartusIIsoftware打开Enableuser-suppliedstart-upclock(CLKUSR)option使之使能。两用差分&外部存储接口引脚DIFFIO_[L,R,T,B][0..61][n,p]Note11I/O,TX/RXchannel两用差分转换/接收通道。被用于转换/接收LVDS兼容信号。引脚后缀带‘p’支持正信号引脚后缀n，支持负信号forthedifferentialchannel。若不用于做differentialsignaling,可作userI/Opins.这些I/Opin不用时DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],DPCLK[0..11]Note12I/O,DQS/CQ,DPCLK也可以作这些I/Opin不用时DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],CDPCLK[0..7]Note12I/O,DQS/CQ,CDPCLK两个CDPCLK只有一个在ea