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1东北大学考试试卷（A卷）2010—2011学年第一学期课程名称：计算机组成原理（共5页，八个大题）┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄总分一二三四五六七八得分学院班级学号姓名……………○……………密……………○……………封……………○…………线………………………………一、（25分）填空题（每个空1分，直接填在每小题下面）1．在浮点加减运算中，当运算结果的尾数绝对值大于1时，需要对结果进行A，其操作是B。A：右规（向右规格化）B：尾数右移一位，阶加12．按字节编址的计算机主存储器，每次读/写A个二进制位，16位二进制地址码所能访问的存储容量是BKB。A：8B：643．某计算机字长为32位，存储容量2MW，若按半字编址，它的寻址范围是A。A：4M（0~4M，0~4M-1）4．程序控制类指令的功能是A。A：改编程序执行顺序5．计算机中时序信号最基本的体制是A。A：电位-脉冲制6．微指令的编码表示法中分段编码的原则是可以把A的微命令编在同一字段内，而B的微命令应该编在不同的字段内。A：相斥（互斥）B：相容7．DMA传送可采用以下三种方式：A、B和C交替访内。A：CPU停止访问内存B：周期挪用（周期窃取）（A，B无顺序）C：CPU和DMA8．统一编址方式是将A和B统一进行编址。A：内存单元B：I/O端口（设备接口中寄存器）（A，B无顺序）9．CPU内部的中断允许触发器用来表示A。A：CPU开放或禁止响应可屏蔽的中断请求10．组合逻辑控制的计算机中采用的三级时序信号是：主状态周期（CPU周期）电位、节拍电位和A。A：（节拍）脉冲11．二进制浮点数X=－0.100000111B×2－1000B写成IEEE754标准的单精度（32位）浮点数并压缩成十六进制应为A。A：BB038000H12．DRAM存储器的刷新一般有A、B和C三种方式。A：集中式B：分散式C：异步式（无顺序）13．中断响应周期需要保护的两个关键硬件状态是A和B。A：程序断点（PC内容）B：程序状态字（PSW）（无顺序）14．单重中断和多重中断的主要区别在于A。A：后者允许嵌套15．某计算机的Cache-主存系统中，Cache的存储周期为4.5ns，主存的存储周期为20ns。已知在一段给定时间内，CPU共计访问该Cache-主存系统4500次，其中340次访问主存。则该Cache的命中率为A。A：92.44%16．设相对寻址的转移指令占两个字节，第一个字节是操作码，第二个字节是补码表示的相对位移量；若CPU每当从存储器取出一个字节即自动完成（PC）+1，设当前PC的内容为2002H，要求转移到200AH地址，则该转移指令第二个字节的内容应为AH。A：062得分得分……………○……………密……………○……………封……………○…………线………………………………二、（10分）若要用74181和74182器件设计二级先行进位的16位ALU，问74181和74182各需要用几片？请使用74181和74182的逻辑符号画出该16位ALU的逻辑框图（图中主要表示出进位之间的连接关系即可）。解答：需要74181共4片，74182共1片。逻辑框图如下：74182P3G3Cn+zP2G2Cn+yP1G1Cn+xP0G0Cin74181C16Cn74181C12Cn74181C8Cn74181C4CnCoutC0P*G*C3C2C1C7C6C5C11C10C9C15C14C13三、（10分）某计算机主存具有24bit地址和16bit的字长。问：（1）该存储器能存储多少字节的信息？（2）如果用4M×4bit的SRAM芯片组成该存储器，需要多少片？（3）用文字简要说明这些SRAM芯片如何组织并指出需要多少位地址做芯片选择？解答：（1）32MB（32M个字节）（2）需16片（3）每4片4M×4bit的SRAM芯片并联成一个4M×16bit的单元，再用4个这样的单元（共16片）串联，四个单元的选择及芯片选择使用24位地址中的高2位：A23和A22（A21~A0这22位为片内寻址用）。3得分得分……………○……………密……………○……………封……………○…………线………………………………四、（8分）DMA接口（即DMA控制器）主要由哪些部件组成？画出DMA工作过程的流程图（不包括预处理和后处理）。解答：DMA接口主要由数据缓冲寄存器、内存地址寄存器、字计数器和控制线路等（DMA请求触发器、中断逻辑…）组成。DMA工作过程流程图如下--DMA请求DMA响应发送内存地址传送一个字数据检测传送是否结束？归还总线使用权修改地址指针和字计数器是否DMA传送数据的流程图五、（13分）假定某计算机主存与数据Cache之间采用直接映射方式，块大小为16B。已知该Cache的数据区容量为64KB，主存的地址为32位，按字节编址。为了正确访问，Cache的每个块设了一个“valid”（有效）位；而为了采用写回策略，Cache的每个块还要设一个“dirty”（脏）位。问：（1）主存地址如何划分（分几个字段、各个字段的名称和位数）？（2）该数据Cache的总容量是多少KB？要求列出计算过程。解答：（1）Cache中有行数（块数）64KB÷16B=212主存容量232×8位相当于有（232×8）÷64KB=216个Cache区如此可得主存地址划分为Tag（相当于区号）（16位）Cache行号（块号、索引）（12位）块内地址（4位）（2）每个Cache块附加有Tag位16位和1个有效位、一个脏位，即16+1+1=18位。加上每块的数据16B，所以该数据Cache的总容量是—（18+16B）×212bit=146×4096bit=73KB（598016bit、74752B）4得分……………○……………密……………○……………封……………○…………线………………………………六、（12分）若某计算机有5级中断，中断响应优先级由高到低为1﹥2﹥3﹥4﹥5，而中断处理优先级由高到低为1﹥4﹥5﹥2﹥3。要求完成以下工作：（1）设计各级中断处理程序的中断屏蔽码（设“1”为屏蔽，“0”为开放），要求将各个屏蔽码写在右面表格中。（2）若在运行主程序的t1时刻，同时出现第2、4级中断请求，而在处理第4级中断过程中的t2时刻，又同时出现1、3、5级中断请求，试在下面所给坐标图中画出CPU运行程序的轨迹，并要求在图中将t2时刻及各级中断程序处理完毕的时刻标示出来。解答：（1）见右表（2）见下图中断处理程序中断屏蔽字1级1级2级3级4级5级2级3级4级5级第六题答案表中断屏蔽字1111101100001000111101101时间TCPU运行程序5级3级2级1级主程序t1时刻：2、4级同时请求4级第六题答图CPU运行程序的轨迹及时间点标注t2时刻：1、3、5级同时请求1级处理完4级处理完5级处理完2级处理完3级处理完5得分得分……………○……………密……………○……………封……………○…………线………………………………七、（10分）某机共有52个微操作控制信号，构成5个相斥类的微命令组，各组分别包含5、8、2、15、22个微命令。已知可判定的外部条件有两个，微指令字长28位。（1）若微指令采用水平型并且后续微指令地址的形成采用下址字段法，试设计符合题目要求的微指令格式。（2）指出该机控制存储器的容量是多少位（bit）。解答：（1）微指令格式如下：微命令字段（控制字段）：3+4+2+4+5=18位2位28-18-2=8位下址字段P字段34245（2）该机的控存容量为：28×28=7168位八、（12分）通过本课程的学习，你已经了解了一般单处理器计算机系统的硬件构成，尤其是CPU的组成和结构。请回答以下问题：（1）列出CPU中各主要组成部件的名称。（2）用单总线合理连接上述部件及主存储器，要求画出连接图并在图中用箭头表明数据流动的方向。（3）描述在该图中进行“取指令”的数据通路，假设待取指令的地址已在PC中。解答：（1）ALU：算术逻辑运算单元—进行运算，核心部件通用寄存器组PC：程序计数器IR：指令寄存器PSWR：程序状态字寄存器MAR：内存地址寄存器MDR：内存数据寄存器暂存器和移位器时序信号产生部件微操作信号产生部件总线部件（2）一种连接如左图所示（3）取指令的数据通路：（PC）→BUS→MAR→读M→MDR→BUS→IRLTADD…LAR0R1R7┇LT→BUSALU→LT1→C0BUS→LARs→BUSBUS→RsRD→BUSBUS→RDMARMMDRBUS→MARMDR→BUSBUS→MDRPCPC→BUSBUS→PCBUS→IRIR译码器控制单元时序部件BUS┇ALU微操作控制信号