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FPGA专项部分试题。注：以下涉及代码时，可以使用verilog，systemverilog或VHDL中任何一种。1.考虑如下电路.ABclkdataindataoutA和B均为组合电路。A的总延迟为tComA=9.9ns，B的总延迟为tComB=24ns。寄存器的建立时间tSu=1ns，保持时间tHd=0.1ns，输出延迟tCo=0.1ns。不计时钟skew。请列算式计算该电路能够达到的最高运行时钟clk速率是多少MHz?注：不能整除时，可以用分式代替，不需要求除法。2.某FIR滤波器的频率响应为123()10.250.25Hzzzz。假设我们使用该滤波器针对ADC(位宽16bit，二进制补码)采样信号x(n)进行滤波，滤波器的运行时钟和ADC的采样时钟同属一个时钟，频率高达300MHz。请用HDL语言描述该滤波器，并力求在virtext系列或者stratix系列FPGA平台上，一次性通过静态时序分析。3.对于第1题的电路，需要一个简单的Testbench，对该设计进行仿真验证。请写出该Testbench中，时钟信号和复位信号产生部分的代码。4.一个系统，有两个时钟域的电路，其时钟频率分别为fClka=64MHz和fClkb=34MHz。Clka时钟域驱动一个脉冲信号pulse_a(位宽为1bit)，传输到Clkb时钟域的电路中，用于触发b模块的某些动作。电路模型和关键时序如下图。请写出a2b模块的rtl代码。并给出评估，你的设计大约使用了多少个寄存器？aa2bbpulse_apulse_a2bClka:64MHzClkb:34MHzarst_n:异异异异Clkapulse_a