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MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:，10：1LVDS并串转换器①（串化器）/串并转换器②（解串器）特征：100Mbps至800Mbps串行LVDS数据有效负载带宽在10MHz至80MHz的系统时钟之间芯片功耗在80MHz输入时，小于550mW（典型值）使用同步模式可快速锁定时钟锁定指示器不需要外部单元提供PLL28引脚SSOP封装满足工业级温度要求，温度范围-40℃—85℃时钟可编程边沿触发流向行引脚排序，易于PCB版图布局应用：无线基站底板互连（BackplaneInterconnect）数字用户线接入复用器（DSLAM）描述：MS1023串化器和MS1224解串器由一对10bits并串/串并转换芯片，用于LVDS差分底板上传输和接收10MHz至80MHz的并行字速率的串行数据。加载起始停止位后，转换为一个串行数据速率在120Mbps至960Mbps负载编码的输出。上电时，这一对芯片可通过一个内部产生的SYNC样本信号同步模式或者解串器可同步到随机数据来初始化。通过使用同步模式，解串器可在特定的、更短的时间参数内建立锁定。当没有数据传输要求，设备可被设定并进入到掉电模式。另外，一种模式可以通过设置输出脚为高阻态以避免PLL失锁。MS1023和MS1224具有工作周围空气温度范围为-40℃至85℃的特征。①并串转换器，在这里简称串化器，除特殊说明外。②串并转换器，在这里简称解串器；除特殊说明外。MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:页模块框图：MS1023MS1224DINTCLK(10MHzto80MHz)SYNC1SYNC2PLL输入锁存并串转换时钟/控制DENA+A−Y+Y−PLL时钟恢复串并转换输出锁存时钟/控制1010DOUTREFCLKRENTCLK_R/FLOCKRCLK_R/FRCLK芯片引脚图：1234567891011121314151617181920212223242526272812345678910111213141516171819202122232425262728SYNC1SYNC2DIN0DIN1DIN2DIN3DIN4DIN5DIN6DIN7DIN8DIN9TCLK_R/FTCLKDVCCDVCCAVCCAGNDPWRDNAGNDDO+DO−AGNDDENAGNDAVCCDGNDDGNDAGNDRCLK_R/FREFCLKAVCCRI+RI−PWRDNRENRCLKLOCKAVCCAGNDAGNDDGNDROUT0ROUT1ROUT2ROUT3ROUT4DVCCDGNDDVCCDGNDROUT5ROUT6ROUT7ROUT8ROUT9功能描述：MS1023和MS1224是一对10位串化/解串器芯片，为在10MHz至80MHz通过差分背板或双绞线(UTP)传输数据而设计。这一对芯片有五种工作状态：初始化模式、同步模式、数据传输模式、掉电模式及高阻传输模式。下面将分节描述每一个工作状态。初始化模式：在数据传输启动前，设备的初始化都必须进行。初始化涉及串化器的同步和解串器的PLL锁定本地时钟。当Vcc加到串化器或解串器上，输出响应进入高阻态，同时在芯片内电源电路使内部电路失去功能。MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:，任意设备中PLL开始锁定本地时钟。对于串化器，本地时钟是传输时钟（TCLK）提供一个外部时钟源。对于解串器，本地时钟必须对应REFCLK脚的输入。当PLL锁定到TCLK，串化器输出保持高阻态。同步模式：为了接收有效数据，解串器的PLL必须同步到串化器。同步可通过以下两种方式完成：快速同步：串化器有能力发送特殊的SYNC样本信号——6个1和6个0组成，其值转换由输入时钟速率决定。SYNC样本传输使能解串器，在一个确定的时间帧内锁定到串化器信号上。SYNC样本信号传输与否由串化器的SYNC1和SYNC2输入选通决定。当连续收到有效的SYNC1或SYNC2脉冲（时间宽度超过6个时钟周期），SYNC样本信号将会发送。当解串器在LVDS输入上探测到边沿传输，它将尝试锁定到内嵌的时钟信息。解串器LOCK输出保持高，同时PLL锁定输入数据或来自串化器的SYNC样本信号。当解串器锁定到LVDS数据，LOCK输出变低。当LOCK为低，解串器输出开始恢复输入的LVDS数据。一种方法是将解串器LOCK直接连接SYNC1或SYNC2。随机锁定同步：解串器可从数据流中获取时钟，而不需要串化器发送特殊的同步模式信号。这允许MS1224工作在开环应用中。很重要的是——解串器有能力在运行电路中支持热插拔。在开环或热插拔情况下，要求假定数据流在本质上是随机的。因此，由于锁定时间变量通过数据流特征，故准确的时间是不可能预知的。当解串器启动，在随机锁定时间上首先要约束的是输入数据与REFCLK之间的初始相位。数据流中的数据同样影响锁定时间，如果一个特殊的模式是重复性的，解串器可能进入错误的锁定——把输入数据模式误认为起始/终止位。这被认为是重复性多级传输（RMT）；见图1的RMT示例。当超过一个低-高电平转换传输每一个时钟，连续多个周期发生，将形成RMT。在最坏情况中，解串器可能锁定数据模式而不是时钟。解串器中包含电路——检测可能存在的错误时钟。通过检测，电路防止LOCK（输出）变为动态，直到潜在的错误时钟改变。观察到RMT模式仅仅影响到解串器锁定时间，同时一旦解串器锁定，RMT模式不会影响解串器状态（即使每个周期相同数据边界发生）。解串器不会进入锁定直到它在同一位置找到一个特殊的/四个连续时钟的数据边界（STOP/STARTbits）。解串器保持锁定直到它连续四个时钟周期不能检测相同的数据边界（STOP/STARTbits）。然后，解串器解除锁定和寻找新的数据边界（STOP/STARTbits）。在同步缺失的情况下，LOCK输出置高电平，输出（包括RCLK）进入高阻态。用户系统应监控LOCK脚以防同步缺失。当检测到锁定缺失，如果在特殊的时间内复位锁定是达不到的，可发送要求重新同步的SYNC样本信号。然而，解串器可以锁定随机数据（前面已提及）。MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:恒为低，DIN1恒为高DIN8恒为低，DIN9恒为高DIN4恒为低，DIN5恒为高图1.RMT模式示例数据传输模式：在初始化和同步完成之后，串化器从DIN0-DIN9输入口接收并行数据。串化器使用时钟输入来锁定输入数据。TCLK_R/—F引脚选择边沿过滤输入数据。如果任一个SYNC输入为高超过6个TCLK周期，DIN0-DIN9数据会在选择的时钟边沿上被忽略及1026个时钟周期的SYNC样本信号会被发送。在决定了使用的时钟边沿之后，一个起始位和停止位嵌入到每一帧数据的寄存器中。起始位恒为高，停止位恒为低。在串行数据流中，起始停止位作为嵌入时钟信息。在串化器传输串行数据的同时，内嵌时钟位（10+2bits）通过在TCLK的12倍频上输出串行数据。比如，如果TCLK为80MHz，串行速率为80×12=960Mbps。由于仅有10位输入数据，有效数据速率应为10倍于TCLK频率。例如，如果时钟为80MHz，有效数据速率为80×10=800Mbps。而提供TCLK的数据源要求在10MHz至80MHz之间。串化器输出（DO）可以驱动点对点连接或有限复合点或复合压降底板。当使能脚（DEN）为高，PWRDN为高，SYNC1及SYNC2为低时，输出正常数据。当DEN被置低时，串化器输出高阻态。MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:页一旦解串器同步到串化器，LOCK脚输出低。解串器锁定到嵌入时钟，同时使用该时钟恢复被串化的数据。ROUT数据在LOCK低时有效，因此ROUT0-ROUT9有效。ROUT0-ROUT9使用RCLK边沿过滤。特殊的RCLK极性将由RCLK_R/—F输入决定。在80MHz时钟时，ROUT0-ROUT9、LOCK、RCLK输出可以驱动三端CMOS输入门（三个引脚接电容总和15pF）。掉电模式：当没有输入传输需求，可以使用掉电模式。串化器和解串器使用掉电状态是一种低功耗的睡眠模式，可以减小功耗。当PWRDN和DEN被置低时，解串器进入掉电模式。当PWRDN为低时，串化器进入掉电模式。在掉电模式下，锁相环和输出进入高阻状态，这使得负载电流和减少供应电流到微安级（uA级）。要退出掉电模式，你必须驱动PWRDN为高。在串化器和解串器之间的有效数据交换恢复之前，必须再次初始化和再次同步相互连接的设备。串化器的初始化耗时1026个TCLK周期。解串器初始化，同时直至锁定到LVDS时钟发生将驱动LOCK为高。高阻模式：当DEN被置低时，串化器进入高阻模式。这将使所有输出脚（DO+和DO-）进入高阻状态。当驱动DEN为高，串化器恢复到先前的状态，同时其他所有控制引脚保持静态（SYNC1，SYNC2，PWRDN，TCLK_R/F）。当REN脚被置低时，解串器进入高阻模式。相应地，接收芯片的输出脚（ROUT0-ROUT9）和RCLK进入高阻状态。LOCK保持活动，用来跟踪PLL的状态。输入输出PWRDNREBROUT(0:9)(1)LOCK(2)RCLK(1)(3)HHZHZHHActiveLActiveL×ZZZHLZActiveZ表1.串并转换器真值表(1)当LOCK置高，ROUT和RCLK为不定态；(2)LOCK输出反映解串器处理输入数据流的状态；(3)RCLK为Active表明RCLK在工作，如果解串器锁定。RCLK时序上表明到输出由RCLK_R/F决定。MS1224偏置故障保护MS1224有±50mV的输入阈值灵敏度。这在MS1224允许更大的差分噪声极限输入。然而，在接收器输入没有被动态地驱动的情况下，MS1224增加的灵敏度可能把噪声当作输入信号并且引起无法预料的锁定。这种情况可能在输入线悬空时发生。MS1224有片上故障保护电路驱动输入和LOCK信号为高（高电平，简称高）。故障保护电路的响应时间取决于内部连接电路特征。MS1023/MS1224杭州瑞盟科技有限公司版本号：1.12013.08.12Http:模拟电路地（用于PLL和模拟电路）17,26AVCC模拟电路电源供应（用于PLL和模拟电路）19DENLVTTL逻辑输入。低时使能LVDS串行输出高阻状态，高时使能输出串行数据15,16DGND数字电路地3-12DIN0-DIN9并行LVTTL数字输入21DO−LVDS差分输出反向端22DO+LVDS差分输出正向端27,28DVCC数字电路电源供应24PWRDNLVTTL逻辑输入。设定为低时会关掉PLL并输出高阻态，让设备进入低功耗模式。1,2SYNC1,SYNC2SYNC1和SYNC2为或关系的LVTTL逻辑输入。当其中至少一个脚被置高长达6个TCLK周期，串化器初始化至少1026个SYNC样本的传输过程。如果1026个SYNC样本发送完成后SYNC继续为高，那么数据传输直到SYNC为低；且当SYNC保持超过6个周期，将会再次发送1026个SYNC样本。13TCL